Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Design of New Built-ln Current Sensor for On-Line Testing

On-line 테스팅을 위한 새로운 내장형 전류 감지 회로의 설계

  • Published : 2001.07.01
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Abstract

This paper propose a new built-in current sensor(BICS) for current testing that has some advantages compared with conventional logic testing. The designed BICS detects the fault in circuit under test (CUT) and makes a Pass/Fail signal by comparison between CUT current and duplicated inverter current. The proposed circuit consists of a differential amplifier, a comparator and a inverter. It requires 10 MOSFETs and 3 inverters. Since the designed BICS do not require the extra clock, the added extra pin is only one output pin. The mode selection is not used in this circuit. Therefore we can apply the circuit to on-line testing. The validity and effectiveness are verified through the HSPICE simulation of circuits with defects. When CUT is a 8$\times$8 parallel multiplier, area overhead of the BICS is about 4.34%.

기존의 논리 테스팅에 비하여 여러 가지 장점을 가지는 전류 테스팅을 위하여 새로운 내장형 전류 감지 회로를 설계하였다. 본 논문에서 제안된 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 전류와 인버터의 전류 발생 특성에 의해 복사되어진 전류를 비교함으로서 시험 대상 회로의 고장 존재 여부를 감지하여 Pass/Fail 신호로 발생시킨다. 설계된 회로는 차동 증폭 형태의 증폭기와 비교기로 이루어져 있으며, 시험 대상 회로의 전류를 복사해 내기 위한 인버터를 포함하고 있어서 총 10개의 트랜지스터와 3개의 인버터를 사용한다. 본 논문에서 제안된 내장형 전류 감지 회로는 고장 테스트를 위하여 별도의 클럭을 사용하지 않는다. 또한 모드 선택이 필요하지 않아 on-line 테스팅이 가능하며, Pass/Fail 신호를 칩의 외부로 전달하는 출력단자 하나를 제외하고는 별도의 제어단자가 필요하지 않은 장점을 가진다. HSPICE를 사용한 컴퓨터 모의 실험을 통하여 시험 대상 회로에 삽입된 고장을 정확하게 검출해 낼 수 있음을 확인하였다. 제안된 내장형 전류 감지 회로가 칩의 전체 면적에서 차지하는 면적소모는 8×8 병렬 승산기를 시험 대상 회로로 사용한 경우에 약 4.34 %로 매우 작아서 내장형 전류 감지회로에 의한 면적 소모에 대한 부담은 거의 없는 것으로 측정되었다.

Keywords

References

  1. W. Maly, 'Realistic fault modeling for VLSI testing,' in Proc. Design Automation conf., pp. 173-180, 1987
  2. F. J Ferguson and J. P. Shen, 'A CMOS fault extractor for inductive fault analysis,' IEEE Trans. Computer-Aided Design, vol. 7, pp. 1181-1194, Nov. 1988 https://doi.org/10.1109/43.9188
  3. R. Rajsuman, 'Iddq Testing for COMS VLSI,' Boston, MA : Artech House, 1995
  4. W. Maly, and M. Patyra, 'Built-in current testing,' IEEE J. Solid-State Circuits, vol. 27, no. 3, pp. 425-428, Mar. 1992 https://doi.org/10.1109/4.121566
  5. M. Favalli, P. Olivo, M. Damiani, and B. Ricco, 'Novel design for testability schemes for CMOS IC's,' IEEE J. Solid-State Circuits, vol. 25, pp. 1239-1246, Oct. 1990 https://doi.org/10.1109/4.62148
  6. Y. Miura and K. Kinoshita, 'Circuit design for built-in current testing,' in Proc. International Test Conference, pp. 873-881, Nov. 1992
  7. T. L. Shen, J. C. Daly, and J. C. Lo, 'A 2-ns detecting time, $2-{\mu}m$ CMOS built-in current sensing circuit,' IEEE J. Solid-State Circuits, vol. 28, pp. 72-77, Jan. 1993 https://doi.org/10.1109/4.179205
  8. J. J. Tang, K. J. Lee, and B. D. Liu, 'A practical current sensing technique for IDDQ testing,' IEEE Trans. VLSI systems, vol. 3, no. 2, pp. 302-310, June. 1995 https://doi.org/10.1109/92.386229
  9. J. B. Kim, S. J. Hong, and J. Kim, 'Design of a built-in current sensor for IDDQ testing,' IEEE J. Solid-State Circuit, vol. 33, no. 8, pp. 1266-1272, Aug. 1998 https://doi.org/10.1109/4.705368
  10. J. P. Hurst, and A. D. Singh, 'A differential built-in current sensor design for high-speed IDDQ testing,' IEEE J. Solid-State Circuit, vol. 32, pp. 122-125, Jan. 1997 https://doi.org/10.1109/4.553192
  11. V. Stopjakova, H. Manhaeve, and M. Sidiropulos, 'On-chip transient current monitor for testing of low-voltage CMOS IC,' in Proc European Test Conf., pp. 266-270, 1997
  12. 홍성제 외, '테스팅 및 테스팅을 고려한 설계,' 홍릉과학출판사, 1998