• 한국분말재료학회지
• /
• 제31권2호
• /
• pp.132-136
• /
• 2024

This study investigated the effects of revolution speed and ball size in planetary milling on the microstructure and dehydrogenation behavior of TiH₂ powder. The particle size analysis showed that the large particles present in the raw powder were effectively refined as the revolution speed increased, and when milled at 500 rpm, the median particle size was 1.47 ㎛. Milling with a mixture of balls of two or three sizes was more effective in refining the raw powder than milling with balls of a single size. A mixture of 3 mm and 5 mm diameter balls was the optimal condition for particle refinement, and the measured median particle size was 0.71 ㎛. The dependence of particle size on revolution speed and ball size was explained by changes in input energy and the number of contact points of the balls. In the milled powder, the endothermic peak measured using differential thermal analysis was observed at a relatively low temperature. This finding was interpreted as the activation of a dehydrogenation reaction, mainly due to the increase in the specific surface area and the concentration of lattice defects.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.75-85
• /
• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 한국구조물진단유지관리공학회 논문집
• /
• 제27권2호
• /
• pp.17-24
• /
• 2023

이 논문은 total flux leakage (TFL) 방법을 이용해 외부텐던을 비파괴검사 하는 솔레노이드 형태의 센서의 측정 신호를 후처리하는 방법을 소개한다. 기존에 개발된 TFL 솔레노이드 센서는 1차 코일과 2차 코일로 이루어져 1차 코일에 정현파 형태의 교류를 입력하면 2차 코일에 그 미분에 비례하는 신호가 측정된다. 이때 진폭은 텐던의 단면에 비례하므로 파단 및 부식 여부를 확인할 수 있다. 따라서 TFL센서의 측정신호에서 진폭정보를 추출 하는 것이 중요한데 기존에는 단순히 극댓값을 모아 진폭정보를 취득했다. 하지만 이 방법을 사용하면 측정빈도가 크게 낮아져 추가적인 신호처리 및 인공지능 적용에 많은 제약이 생긴다. 이 논문은 높은 측정빈도를 가진 진폭정보를 추출하기 위해 진폭복조를 응용해 진폭정보를 획득하는 방법을 제시한다. 진폭복조를 이용해 진폭정보를 취득하면 측정빈도를 원시신호와 동일한 수준으로 유지할 수 있다. 이 방법은 TFL센서의 1차 코일 입력 주파수 선택과 센서를 외부텐던에 적용하는 속도 등에 제약을 없애주어 개발 방향에 많은 자유도를 부여한다. 또한 높은 측정빈도를 유지하므로 추가적인 신호처리나 인공지능 등을 활용 하는데 유리함을 제공한다. 제안된 방법은 실내실험을 통해 검증 되었으며 기존 방법과 비교해 어떤 장점이 있는지 분석했다. 제시된 예제의 경우 진폭복조를 사용한 방법이 기존 방법에 비해 100배 높은 측정빈도를 제공 하는 것을 확인 할 수 있었다. 주어진 상황과 구체적인 장비 설정에 따라 차이가 있겠지만 대부분의 경우 진폭복조를 사용해 진폭정보를 추출하면 기존 방법 대비 만족할만한 결과를 얻을 수 있을 것이다.

• 대한기계학회논문집A
• /
• 제34권5호
• /
• pp.619-628
• /
• 2010

차세대 의료기기 시장을 변화시킬 것으로 기대되는 형상기억합금(SMA) 기반의 최소침습용 의료기기는 시술자의 손동작과 같은 유연성과 섬세함을 구현할 수 있는 장점이 있다. 그러나 SMA의 비선형 열전기적 특성으로 인해 SMA 기반 차세대 의료기기 엑추에이터는 자유로운 방향조종 구현이 제한적이고 상용화에 있어서 큰 한계성으로 작용한다. 본 논문은 SMA의 효과적인 온도제어를 위해 전류-온도간의 개방루프 계단응답을 분석하고 1차 미분방정식 해와 비교하여 온도제어에 필요한 파라미터 $t_1$을 도출한 뒤 실험적으로 그 기능을 검증하였다. 또한 $t_1$은 전류를 입력으로 온도를 출력으로 하는 시불변 선형계의 특성함수의 폴(pole)이므로 주파수에 의한 온도제어에 관계된 파라미터인 것으로 나타났다. 본 논문의 결과는 SAM 기반의 차세대 의료기기 액추에이터의 효과적인 위치제어 설계에 응용될 수 있다.

• 대한전자공학회논문지SD
• /
• 제41권1호
• /
• pp.53-60
• /
• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.

• 전자공학회논문지
• /
• 제53권7호
• /
• pp.27-38
• /
• 2016

본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 $0.16mm^2$의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 $V_{CM}$ 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 $V_{CM}$ 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.

• 전자공학회논문지
• /
• 제51권1호
• /
• pp.195-201
• /
• 2014

본 연구에서는 $(2D)^2PCA$ 알고리즘을 이용한 pRBFNNs 패턴분류기 기반 얼굴인식 시스템을 설계하였다. 기존의 1차원 PCA는 행과 열의 곱으로 표현한 이미지의 차원을 축소한다. 하지만 $(2D)^2PCA$(2-Directional 2-Dimensional Principal Components Analysis)는 이미지의 행과 열에서 각각 차원축소를 수행한다. 그 다음 제안된 지능형 패턴분류기로 축소된 이미지를 사용하여 성능을 평가한다. (pRBFNNs)로 성능 평가를 한다. 제안된 다항식 기반 RBFNNs은 조건부, 결론부, 추론부 세가지의 기능적 모듈로 구성되어 있고 조건는 퍼지 클러스터링을 사용하여 입력 공간을 분할하고, 결론부는 RBFNNs의 연결가중치로 일차 선형식으로 표현한다. 또한 차분진화 알고리즘을 이용하여 제안된 분류기의 파라미터, 즉 입력의 수, 퍼지 클러스터링의 퍼지화 계수를 최적화 한다. 얼굴인식에 많이 사용되는 Yale과 AT&T를 사용하여 인식률을 평가하였다. 실험 평가를 위해 IC&CI 연구실 데이터를 추가하여 실험하였다.

• 한국정보통신학회논문지
• /
• 제21권6호
• /
• pp.1061-1068
• /
• 2017

RVDT(Rotary Variable Differential Transformer)는 각도 변위를 측정하는 센서로써 출력 신호는 DSBSC-AM(Double SideBand Suppressed Carrier AM) 신호이기 때문에 출력 신호로부터 각도 변위를 알아내기 위하여 DSBSC-AM 복조 과정이 필요하다. 본 논문에서는 DSBSC-AM 신호의 복조기인 코스타스 루프를 수정하여 RVDT 출력 신호로부터 각도 변위를 추출하는 DADC(Digital Angle to DC)를 FPGA(Field Programmable Gate Array)로 구현하였다. 본 논문에서 설계된 DADC는 4선식과 5선식 RVDT에 적용가능하며, 코스타스 루프의 사용으로 기존의 아날로그 신호처리기와는 달리 외부의 소자를 사용하지 않고 RVDT 입력여기신호와 출력신호 사이의 위상 차이를 정확하게 보정할 수 있다. 또한 선형성 향상을 위하여 디지털 신호처리 기법이 적용되어 DADC는 기존의 아날로그 신호처리기의 선형성 오차 0.05%보다 적은 0.035%의 선형성 오차를 보였다. 구현된 DADC의 기능과 성능 테스트는 상용 RVDT 센서와 ADC(Analog to Digital Converter), 아날로그 출력단으로 구성된 통합 실험환경을 구성하여 진행하였다.

• 한국정보통신학회논문지
• /
• 제20권7호
• /
• pp.1303-1310
• /
• 2016

본 논문에서는 전원전압 0.5V의 심전도 검사기(ECG)를 설계하고 칩으로 제작하여 성능을 확인하였다. ECG는 계측 증폭기, 6차 gm-C 저역 통과 필터 그리고 가변이득증폭기로 구성되어 있다. 계측증폭기는 이득이 34.8dB, 6차 gm-C 저역 통과 필터는 400Hz의 차단주파수를 가지게 설계되었다. 저역 통과 필터의 연산 트랜스컨덕턴스 증폭기는 저전압 동작을 위하여 차동 바디 입력 방법을 사용하였다. 가변이득증폭기의 이득 범위는 6.1~26.4dB로 설계되었다. 설계된 심전도 검사기는 TSMC $0.18{\mu}m$ CMOS 공정을 이용하여 $858{\mu}m{\times}580{\mu}m$의 칩크기로 제작되었다. 측정은 입력 신호를 포화시키지 않도록 외부 연결 저항을 조절하여 이득을 낮춘 상태에서 진행한바, 중간 주파수 이득 28.7dB, 대역폭은 0.5 - 630Hz을 얻었으며, 전원전압 0.5V에서 동작함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제45권4호
• /
• pp.13-20
• /
• 2008

본 논문에서는 무선 통신 응용 시스템에 적합하도록 슈도-세그멘테이션 기법을 이용하여 저 전력 12비트 80MHz D/A 변환기를 CMOS 0.18um n-well 1-Poly/6-Metal 공정으로 설계하였다. 슈도-세그멘테이션 기법은 간단한 병렬 버퍼로 구성된 이진 디코더를 사용함으로써 구조적으로 간단해지며 저 전력으로 구현이 가능하다. 또한, 스위칭 코어 회로에 글리치 억제 회로와 입력신호의 스윙을 감소시키는 구동 회로를 설계함으로써 추가적인 스위칭 잡음을 줄일 수 있었다. 측정 결과 제안한 저 전력 12bit 80MHz CMOS D/A 변환기는 샘플링 주파수 80MHz일 때, 입력 주파수 1MHz에서 SFDR은 66.01dBc, 유효비트수는 10.67비트를 보여주었다. INL/DNL은 ${\pm}1.6LSB/{\pm}1.2LSB$로 측정되었으며, 글리치 에너지는 $49pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원 전압에서 최대 속도인 80MHz일 때 46.8mW로 측정되었다.