• 제어로봇시스템학회논문지
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• 제5권6호
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• pp.647-655
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• 1999

For linear time-varying systems described by the triple (A(t),B(t),C(t)) where A(t),B(t),C(t) are the system, the input, and the output matrices, respectively, we propose concepts for measures of modal and gross controllability /observability. We introduce a differential algebraic eigenbvalue theory for linear time-varying systems to calculate the PD-eigenvalues and left and right PD-eigenvectors of the system matrix A(t) which will be used to derive the concepts for the measures. The time-dependent angle between the left PD-eigenvectors of the system matrix A(t) and the columns of the input matrix B(t), and the magnitude of the each element of the input matrix B(t) are used to propose the modal controllability measure. Similarly, the time-dependent angle between the right PD-eigenvectors of the system matrix A(t) and the rows of the output matrix C(t) are used to propose the madal observability measure. Gross measure of controllability of a mode from all inputs and its gross measure of observability in all outputs for the linear time-varying systems are also proposed. Numerical examples are presented to illustrate the proposed concepts.

• Transactions on Electrical and Electronic Materials
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• 제2권4호
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• pp.1-6
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• 2001

In this paper, a 1.5 V high-gain high-frequency CMOS complementary operational amplifier is presented. The input stage of op-amp is designed for supporting the constant transconductance on the Input stage by consisting of the parallel-connected rail-to-rail complementary differential pairs. And consisting of the class-AB rail-to-rail output stage using the concept of elementary shunt stage and the grounded-gate cascode compensation technique for improving the low PSRR which was a disadvantage in the general CMOS complementary input stage, the load dependence of open loop gain and the stability of op- amp on the output load are improved, and the high-gain high-frequency operation can be achieved. The designed op-amp operates perfectly on the complementary mode with the 180° phase conversion for a 1.5 V supply voltage, and shows the DC open loop gain of 84 dB, the phase margin of 65°, and the unity gain frequency of 20 MHz. In addition, the amplifier shows the 0.1 % settling time of .179 ㎲ for the positive step and 0.154 ㎲ for the negative step on the 100 mV small-signal step, respectively, and shows the total power dissipation of 8.93 mW.

• 전자공학회논문지
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• 제50권4호
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• pp.9-16
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• 2013

LTE (long term evolution) 및 LTE-A (LTE-Advanced) 시스템에서는 폐회로 기반의 다중 안테나 기술이 적용되었으며, 최대 비 전송 방식 (maximum ratio transmission, MRT) 보다 성능은 감소되지만, 동 이득 (equal gain) 특성을 유지할 수 있는 동 이득 전송 (equal gain transmission, EGT) 코드북을 채택하고 있다. 본 논문에서는 LTE 및 LTE-A 시스템에서 사용되는 코드북보다 성능을 향상시킬 수 있는 차분 코드북을 제안한다. 특히 동 이득 특성을 그대로 유지하면서 LTE 시스템의 코드북 요구조건을 모두 만족시키는 코드북을 제안한다. 코드북을 구성하는 코드워드들의 인자들 (elements)이 8-PSK(phase-shift keying) 성운 (constellation) 만을 사용하므로, 선부호화 및 복호 시 계산량이 낮아지는 LTE 코드북의 장점을 그대로 유지할 수 있다. 동 이득 성질은 특히 상향 링크에서 첨두 전력 대 평균 전력비 (PAPR)에 상당한 영향을 미치므로 매우 중요하다. 본 논문에서는 각 송신 안테나에 동 이득을 유지하는 성질을 이용한 새로운 차분 코드북을 제안하고, 동작원리를 회전 로크 구조로 설명한다. 컴퓨터 시뮬레이션을 통한 성능 분석에서, 동일한 피드백 비트 수를 갖는 같은 크기의 코드북에서 제안하는 차분 코드북은 기존 LTE 코드북보다 최소 0.9dB 성능 향상을 보인다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.35-42
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• 2004

본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.

• 한국항공우주학회지
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• 제33권8호
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• pp.65-74
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• 2005

공진기 진동형 링레이저 자이로가 외부에서 입력되는 각도변화만을 검출하여 출력하기 위해서는 링레이저 출력으로부터 공진기의 각진동 운동에 의한 출력을 제거하는 방법이 필요하다. 본 논문에서는 공진기 진동형 링레이저 자이로에서 공진기의 각진동을 검출하는 각속도 센서 출력을 V-F 변환하여 링레이저 출력을 보상하는 dither-stripping에 대하여 논의하였다. 우리는 V-F 신호의 offset을 제거하기 위하여 V-F 신호의 미분값을 취하고 또한 미분값을 취함으로서 변화되는 위상을 보상하기 위하여 아날로그 적분기로 위상을 보정하는 방법과 링레이저 신호 또는 V-F 신호의 검출 시점을 지연시키는 방법을 개발하였다. 그리고 링레이저 출력과 V-F 신호 사이의 환산을 위하여 분산을 이용하여 이득을 산출하는 방법을 개발하였다. 우리는 이와 같은 방법을 적용하고, dither trapping 방법과 비교하는 실험을 통하여 효과를 분석하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제16권5호
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• pp.1611-1633
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• 2022

At EUROCRYPT 2019, a new block cipher algorithm called BISON was proposed by Canteaut et al. which uses a novel structure named as Whitened Swap-Or-Not (WSN). Unlike the traditional wide trail strategy, the differential and linear properties of this algorithm can be easily determined. However, the encryption speed of the BISON algorithm is quite low due to a large number of iterative rounds needed to ensure certain security margins. Commonly, denoting by n is the data block length, this design requires 3n encryption rounds. Moreover, the block size n of BISON is always odd, which is not convenient for operations performed on a byte level. In order to overcome these issues, we propose a new block cipher, named DBISON, which more efficiently employs the ideas of double layers typical to the BISON-like construction. More precisely, DBISON divides the input into two parts of size n/2 bits and performs the round computations in parallel, which leads to an increased encryption speed. In particular, the data block length n of DBISON can be even, which gives certain additional implementation benefits over BISON. Furthermore, the resistance of DBISON against differential and linear attacks is also investigated. It is shown the maximal differential probability (MDP) is 1/2^n-1 for n encryption rounds and that the maximal linear probability (MLP) is strictly less than 1/2^n-1 when (n/2+3) iterative encryption rounds are used. These estimates are very close to the ideal values when n is close to 256.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.13-22
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• 2010

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.123-136
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• 2004

본 논문에서는 $GF({2^n})$상 곱셈의 복잡도와 규칙도를 GF(2)상의 다항식 곱셈을 표현하는 행렬식의 행과 열의 해밍 가중치를 이용하여 정의한다 차분공격에 강한 블록 암호 알고리즘을 만들기 위해서는 치환계층과 확산계층의 $GF({2^n})$상 곱셈의 복잡도와 규칙도가 높아야함을 실험을 통하여 보인다. 실험 결과를 활용하여 우리나라 표준인 128 비트 블록 암호 알고리즘인 SEED의 S 박스와 G 함수를 구성하는 방식을 제안한다. S 박스는 비 선형함수와 아핀변환으로 구성한다. 비 선형함수는 차분공격과 선형공격에 강한 특성을 가지며, '0'과 '1'을 제외하고 입력과 출력이 같은 고정점과 출력이 입력의 1의 보수가 되는 역고정점을 가지지 않는 $GF({2^8})$ 상의 역수로 구성한다. 아핀변환은 입력과 출력간의 상관을 최저로 하면서 고정점과 역고정점이 없도록 구성한다. G 함수는 4개의 S 박스 출력을 $GF({2^8}) 상의 4 {\times} 4$ 행렬식을 사용하여 선형변환한다. 선형변환 행렬식 성분은 높은 복잡도와 규칙도를 가지도록 구성한다 또한 MDS(Maximum Distance Separable) 코드를 생성하고, SAC(Strict Avalanche Criterion)를 만족하고, 고정점과 역고정점 및 출력이 입력의 2의 보수가 되는 약한 입력이 없도록 G 함수를 구성한다. 비선형함수와 아핀변환 및 G 함수의 원시다항식은 각기 다른 것을 사용한다. 본 논문에서 제안한 S 박스와 G 함수는 차분공격과 선형공격에 강하고, 약한 입력이 없으며, 확산 특성이 우수하므로 안전성이 높은 암호 방식의 구성 요소로 활용할 수 있다.

• 한국음향학회지
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• 제33권1호
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• pp.60-67
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• 2014

본 논문은 음원의 마스터링부터 출력단계까지의 비합리성을 근본적으로 해결하기 위한 절대음량 체계의 개념을 제안하였다. 절대음량 체계는 모든 음원의 입력절대음량을 60 dB(S) 기준으로 평준화한 후, 차등음량태그를 이용하여 제작자가 의도한 음량 밸런스를 구현한다. 그 후 출력절대음량을 입력절대음량과 매칭하여 청자가 의도한 목표 음량을 구현하게 된다. 이 체계가 도입되면 음원 제작자는 불필요한 음량경쟁 없이 음원 자체의 완성도에 집중할 수 있으며, 차등감소 태그입력만으로 자신이 의도한 음량밸런스를 구현할 수 있다. 그리고 청자는 청취 환경과 음향시스템에 관계없이 자신이 청취하고 싶은 절대음량 기준에 맞춰서 모든 음원을 시행착오과정 없이 감상할 수 있다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.86-94
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• 2009

차동형 아날로그 PRML 디코더의 하드웨어 구현 시에 발생하는 mismatching 문제를 해결하기 위해서 입력 심볼 에러를 증폭함으로써 에러 정정 효과를 향상시키는 방법을 제안하였다. 차동형 아날로그 PRML 비터비 디코더는 축약된 길이만큼의 트렐리스 다이아그램 회로를 2 개 구성하고, 그 중 한 회로는 0에 해당하는 가지들을 절단하고, 다른 회로는 1에 해당하는 가지들을 절단하여 두 회로의 출력을 비교함으로써 디코딩한다. 이 때, 두 회로 출력 값의 차이가 작을 경우에는 하드웨어 구현시의 mismatching 때문에 디코딩 에러가 발생할 수 있다. 본 논문에서는 입력 심볼 에러 값들을 증폭함으로서 큰 경로 에러 값들은 saturation시키는 대신, 작은 경로 에러 값들 간에는 구별 성을 키움으로써 결과적으로 0 혹은 1 간의 구별 마진이 커지게 하는 방법을 제안하였다. 회로의 디코딩 성능 개선효과를 보이기 위해 시뮬레이션 결과를 제시하였다.