• 전기학회논문지P
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• 제58권1호
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• pp.79-84
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• 2009

In order to increase the capacity of the superconducting fault current limiter(SFCL), the current and voltage grades of the SFCL must be increased. As a method for the increase of the current and voltage grades of the SFCL, we compared the various characteristics between the flux-lock type SFCL "With three superconducting units connected in series and the transformer type SFCL using the transformer with three secondary circuits. One of three superconducting units had not quenched in the flux-lock type SFCL. Therefore, the unbalanced power burden happened because of the voltage difference generated by unbalanced quenching between the superconducting units. In the meantime, the three superconducting units were all quenched in the transformer type SFCL using the transformer, and the voltage difference generated between the superconducting units was decreased. Therefore, the difference of critical characteristics was complemented by distribution of fault current in accordance with the turn's ratio between primary and secondary windings. The unbalanced power burden of the superconducting units was reduced due to flux-share between the superconducting units in the transformer. In conclusion, the capacity increment of the SFCL using a transformer was easier due to equal distribution of voltages generated by simultaneous quench of the superconducting units. We think that the characteristics is improved more because of the decrease of saturation in the iron core if the secondary winding is increased in the SFCL using the transformer.

• Journal of Electrical Engineering and Technology
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• 제8권3호
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• pp.499-506
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• 2013

The accurate estimation of a fault location is desired in distance protection schemes for transmission lines in order to selectively deactivate a faulted line. However, a typical method to estimate a fault location by calculating impedances with voltages and currents at relaying points may have errors due to various factors such as the mutual impedances of lines, fault impedances, or effects of parallel circuits. The proposed algorithm in this paper begins by extracting the fundamental phasor of the positive sequence currents from the three phase currents. The second-order difference of the phasor is then calculated based on the fundamental phasor of positive sequence currents. The traveling times of the waves generated by a fault are derived from the second-order difference of the phasor. Finally, the distance from the relaying point to the fault is estimated using the traveling times. To analyze the performance of the algorithm, a power system with EHV(Extra High Voltage) untransposed double-circuit transmission lines is modeled and simulated under various fault conditions, such as several fault types, fault locations, and fault inception angles. The results of the simulations show that the proposed algorithm has the capability to estimate the fault locations with high speed and accuracy.

• 한국전자파학회논문지
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• 제11권7호
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• pp.1240-1246
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• 2000

본 논문에서는 유한차분 시간영역 방법을 적용하여 단일 계단형 마이크로스트립 기판 불연속 구조를 해석하였으며, 이 결과를 사용하여 LC 등가회로를 구성하였다. 본 논문에서 제안된 구조는 마이크로스트립 선로의 길이 방향으로 계단형 기판 불연속을 가지며, 패치 안테나의 급전선, 회로 모듈간 연결 등에 적용될 수 있다. FDTD 해석결과는 HFSS를 이용하여 얻어진 결과와 비교하여 잘 일치함을 보였다. 개발된 등가회로는 S11과 S21 모두 2.4% 이내의 정확도를 가지며, 마이크로파 회로의 CAD 설계에 응용될 수 있다.

• 한국전자파학회논문지
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• 제8권5호
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• pp.486-487
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• 1997

본 논문은 CPW 불연속 중 개방단, 연결된 접지면을 갖는 개방단, 캡, 개방단 CPW 스터브에 대한 순수 용량 성 집중소자 등가회로를 제시하였으며, 불연속의 불리적 차원과 주파수 함수로써 등가회로의 커패시턴스값을 나 타내었다. 커패시턴스값은 3차원 유한차분 시간영역볍(3D-FDTD)을 적용하여 계산한 주파수 영역 산란 파라미 터로부터 이끌어냈다. 개방단, 연결된 접지변을 갖는 개방단 및 캡 불연속에 대해 FDTD으로 계산한 커패시턴스 값을 3차원 유한 차분볍(3D- FDM)으로 계산한 준정적 결과와 비교하였다.

• 한국전자파학회논문지
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• 제14권11호
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• pp.1170-1175
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• 2003

본 논문에서는 Push-Push FET DRO회로의 게이트단에서 이용했던 동일한 유전체 공진기를 드레인단에 추가하면 출력이 증강되는 현상을 이론적으로 해석하였다. 본 해석은 두 개의 마이크로스트립 선로 사이에 위치한 유전체 공진기가 두개의 FET 출력 의 위상차를 고정시켜서 Push-Push FET DRO의 출력이 증가되는 것을 보인다. 이 영향을 Push-Push FET DRO 발진기 제작에서 발생할 수 있는 두 개의 FET 출력회로 사이의 임피던스 차이와 전력결합기의 전기적인 길이 오차를 수정하기 위해 사용할 수 있기 때문에 유전체 공진기가 부가된 Push-Push FET DRO는 발진기 제작에 유용한 구조가 될 것이다.

• 한국산업정보학회논문지
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• 제19권3호
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• pp.1-7
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• 2014

본 논문은 자동시험장비 (ATE) 시스템의 측정 회로에 사용하는 비교기 설계에 관한 것이다. 이 비교기 전체 블럭은 연속 형의 고속 비교기, 차동차이증폭기, 그리고 출력 단으로 구성되어 있다. 연속 형의 고속 비교기는 높은 주파수(1~800MHz) 및 넓은 범위(0~5V)의 입력신호를 받아들이기 위해, 고속의 rail-to-rail 증폭기를 첫 단에 두었다. 또한 동작 속도를 높이기 위하여 고속의 전치증폭기와 래치를 순차적으로 구성하였다. 두 시험 소자(DUT) 간 출력 신호 차이를 검출함에 있어, 공통 신호와 차동 신호 차이를 모두 감지하기 위하여 차동차이 증폭기(DDA)를 사용하였다. 이 비교기는 $0.18{\mu}m$ BCDMOS 공정을 사용하여 칩으로 구현되었으며, 5mV의 신호 차이를, 800 MHz의 신호까지 비교가 가능하다. 구현된 칩 면적은 $620{\mu}m{\times}830{\mu}m$이다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.65-70
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• 2008

FIR 필터에서 곱셈기는 대부분의 면적을 차지한다. FIR 필터의 설계시 개별적인 곱셈기 대신 Common Subexpression Elimination(CSE) 알고리즘을 이용하여 덧셈만으로 곱셈기를 구현할 수 있다. CSE방식은 곱셈을 이용하지 않기 때문에 보다 작은 면적으로 필터를 구현할 수 있으나 덧셈에서 발생하는 캐리의 긴 전파 시간으로 인하여 필터 연산시간이 길어지는 단점이 있다. 특히 더해지는 항의 쉬프트가 클수록 부호 확장이 많아지며 부호확장에 의해 덧셈의 면적이 커지고 계산 시간이 길어진다. 본 논문에서는 CSE 알고리즘에서 부호 확장 부분을 제거하는 방법을 제안하며 제안한 알고리즘을 이용하여 주어진 예제를 삼성 0.35u 공정으로 설계하였을 때 기존 설계 방법 보다 면적, 속도, 파워소모에서 각각 17%, 31%, 12% 의 이득이 있음을 보인다.

• 한국전자파학회논문지
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• 제27권1호
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• pp.42-49
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• 2016

본 논문에서는 지연 선로의 경로차를 이용하여 4~6 GHz의 연속파 신호를 감지하여 125 MHz의 해상도로 순시 주파수를 측정하는 순시 주파수 측정용 수신기를 설계 및 제작하였다. 수신기는 4 비트 지연 선로 구조를 가졌으며, 전력 분배기, 지연 선로, 전력 합성기, 전력 검파기, 비교기 등으로 구성되었다. 각각의 비트에 배정된 지연 선로의 주파수에 따른 경로 손실 차이를 보상하고, 전력 검파 특성의 주파수 의존성을 보정하기 위해 오프셋 전압 보상을 비교기에 적용하여 측정의 정확성을 향상시켰다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제49권8호
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• pp.477-486
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• 2000

This paper presents Pspice modeling methods for spark gaps and ZnO varistors and describes the application for the two-stage surge suppression circuit which was composed of the nonlinear components. The simulation modelings of nonlinear components were conducted on the basis of the voltage and current curves measured by the impulse current with the time-to-crest of $1~50 \mus$ and the impulse voltage with the rate of the time-to-crest of 10, 100 and 1000 V/\mus$. The firing voltages of the spark gap increased with increasing the rate of the time-to-crest of impulse voltage and the measured data were in good agreement with the simulated data. The I-V curves of the ZnO varistor were measured by applying the impulse currents of which time-to-crests range from 1 to $50 \mus$ and peak amplitudes from 10 A to 2 kA. The simulation modeling was based on the I-V curves replotted by taking away the inductive effects of the test circuit and leads. The meximum difference between the measured and calculated data was of the order of 3%. Also the two-stage surge suppression circuit made of the spark gap and the ZnO varistor was investigated with the impulse voltage of $10/1000\mus$$mutextrm{s}$ wave shape. The overall agreement between the theoretical and experimental results seems to be acceptable. As a consequence, it was known that the proposed simulation techniques could effectively be used to design the surge suppression circuits combined with nonlinear components.

• 한국전자통신학회논문지
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• 제13권4호
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• pp.721-728
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• 2018

본 논문은 다양한 구조의 선형 블록 오류정정코드를 소개하고, 이를 회로로 구현하여 비교 분석한 결과를 보여주고 있다. 메모리 시스템에서는 잡음 전력으로 인한 비트 오류를 방지하기 위해 ECC(: Error Correction Code)가 사용되어 왔다. ECC의 종류에는 SEC-DED(: Single Error Correction Double Error Detection)와 SEC-DED-DAEC(: Double Adjacent Error Correction)가 있다. SEC-DED인 Hsiao 코드와 SEC-DED-DAEC인 Dutta, Pedro 코드를 각각 Verilog HDL을 이용해 설계 후 $0.35{\mu}m$ CMOS 공정을 사용해 회로로 합성하였다. 시뮬레이션에 의하면 SEC-DED회로는 인접한 두 개의 비트 오류를 정정하지 못하지만 적은 회로 사용면적과 빠른 지연 시간의 장점이 있으며, SEC-DED-DAEC 회로의 경우 Pedro 코드와 Dutta 코드 간에는 면적, 지연 시간의 차이가 없으므로 오류 정정률이 개선된 Pedro 코드를 사용하는 것이 더 효율적임을 알 수 있다.