• 한국진공학회지
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• 제16권6호
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• pp.446-452
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• 2007

R.F. magnetron-sputtering 방법에 의해 $(Pb_{1.1},La_{0.08})(Zr_{0.65}.Ti_{0.35})O_3$ 박막을 $Pt/Ti/SiO_2/Si$, $TiO_2(interlayer)/Pt/Ti/SiO_2/Si$ 기판에 증착하고, $TiO_2$ interlayer에 의한 PLZT 박막의 특성을 고찰 하였다. $TiO_2$ interlayer의 증착조건을 변화시켜가며 단일상의 anatase 상과 rutile 상을 증착하였고, 그 위에 증착시킨 PLZT 박막의결정성을 x-ray diffraction(XRD)을 통해 분석하였다. 또한 $TiO_2$ interlayer에 의한 $PLZT-TiO_2$, $TiO_2-Pt$ 박막의 계면상태를 고찰하기 위해 glow discharge spectrometer(GDS) 분석을 행하였고, PLZT의 강유전 특성을 고찰하기 위해 전기적 측정을 행하였다. $TiO_2$ anatase 단일 상에 증착한 PLZT의 경우 (110) 방향으로 우선 배향됨을 알 수 있었고, 12.6 ${\mu}C/cm^2$의 잔류분극 값을 나타내었다.

• 한국전기전자재료학회논문지
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• 제17권1호
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• pp.7-15
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• 2004

The ferroelectric SBT thin films as a material of capacitors for non-volatile FRAMs have some problems that its remanent polarization value is relatively low and the crystallization temperature is quite high abovc 80$0^{\circ}C$. Therefore, in this paper, SBTN solution with S $r_{0.9}$B $i_{2.1}$T $a_{1.8}$N $b_{0.2}$$O_{9}$ composition was synthesized by sol-gel method. Sr(O $C_2$ $H_{5}$)$_2$, Bi(TMHD)$_3$, Ta(O $C_2$ $H_{5}$)$_{5}$and Nb(O $C_2$ $H_{5}$)$_{5}$ were used as precursors, which were dissolved in 2-methoxyethanol. SBTN thin films with 200 nm thickness were deposited on Pt/Ti $O_2$/ $SiO_2$/Si substrates by spin-coating. UV-irradiation in a power of 200 W for 10 min and rapid thermal annealing in a 5-Torr-oxygen ambient at 76$0^{\circ}C$ for 60 sec were used to promote crystallization. The films were well crystallized and fine-grained after annealing at $650^{\circ}C$ in oxygen ambient. The electrical characteristics of 2Pr=11.94 $\mu$C/$\textrm{cm}^2$, Ps＋/Pr＋=0.54 at the applied voltage of 5 V were obtained for a 200-nm-thick SBTN films. This results show that 2Pr values of the UV irradiated and rapid thermal annealed SBTN thin films at the applied voltage of 5 V were about 57% higher than those of no additional processed SBTN thin films. thin films.lms.s.s.

• 한국자기학회지
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• 제14권1호
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• pp.52-57
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• 2004

본 연구에서는 ㎓ 대역의 박막 인덕터 특성을 수치해석 하였다. 인덕터의 기본 구조는 390$\mu\textrm{m}$${\times}$390$\mu\textrm{m}$, 5.5턴(turn), 선폭 10$\mu\textrm{m}$와 선간격 10$\mu\textrm{m}$의 사각 나선형이다. 주파수 특성은 10 ㎓까지 시뮬레이션 하였다. 기판은 Si, Sapphire, 유리와 GaAs를 모델로 하였고 도체는 Cu이다. 도체의 두께는 2$\mu\textrm{m}$로 고정하였다. 입력과 출력단자의 위치가 서로 반대가 되도록 하기 위하여 턴수는 n.5로 하였다. 기본 구조 인덕터는 초기 인덕턴스 13.0 nH,최대 인덕턴스 60.0 nH 그리고 공진주파수는 4.25 ㎓이었다. 기판의 유전상수가 증가하면 초기 인덕스는 거의 변화가 없으나 공진 주파수는 감소하였다. 인덕터의 턴수를 1.5에서 9.5로 변화시키면, 초기 인덕턴스는 2.9 nH며 16.9 nH로 포화되었으며 Q factor는 소폭 증가하였다. 인덕터의 선폭과 선간격을 증가시키면 초기와 최대 인덕턴스는 감소하였다. 공진 주파수는 증가하였으며, Q factor는 선폭과 선간격을 증가시키면 각각 증가와 감소를 나타내었다.

• 전자공학회논문지
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• 제50권2호
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• pp.98-103
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• 2013

본 연구에서는 IZO를 활성층으로 하고 $HfSiO_x$를 절연층으로 한 TFT에 대하여 그 성능을 측정하였다. $HfSiO_x$는 $HfO_2$ target과 Si target을 co-sputtering 하여 증착하였으며 RF power를 달리 하여 네 가지의 $HfSiO_x$ 박막을 제작하였다. 공정의 간소화를 위해 게이트 전극을 제외한 모든 층들은 RF-magnetron sputtering system과 shadow mask만을 이용하여 증착하였으며 공정의 간소화를 위해 어떠한 열처리도 하지 않았다. 네 가지 $HfSiO_x$ 박막의 구조적 변화를 X-ray diffraction(XRD), atomic force microscopy(AFM)을 통해 분석하였고, 그 전기적 특성을 확인하였다. 박막 내 $HfO_2$와 Si의 조성비에 따라 그 특성이 현저히 차이가 남을 확인하였다. $HfO_2$(100W)-Si(100W)의 조건으로 증착한 $HfSiO_x$ 박막을 절연층으로 한 소자의 특성이 전류 점멸비 5.89E+05, 이동도 2.0[$cm^2/V{\cdot}s$], 문턱전압 -0.5[V], RMS 0.263[nm]로 가장 좋은 결과로 나타났다. 따라서 $HfSiO_x$ 박막 내의 적절한 $HfO_2$와 Si의 조성비가 계면의 질을 향상시킴은 물론, $HfO_2$자체의 trap이나 defect를 효과적으로 줄여 줌으로써 소자의 성능 향상에 중요한 요소라 판단된다.

• 공업화학
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• 제24권3호
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• pp.219-226
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• 2013

차세대 전자 디스플레이 관련 제품의 휴대편리성, 유연성, 경량화, 대형화 등의 요구조건을 확보할 수 있는 유기반도체 소재기반 소프트 일렉트로닉스에 많은 관심이 모아지고 있다. 소프트 일렉트로닉스의 응용분야로는 전자 신문, 전자 책, 스마트카드, RFID 태그, 태양전지, 휴대용 컴퓨터, 센서, 메모리 등이 있으며, 핵심소자는 유기 전계효과 트랜지스터(organic field-effect transistor, OFET)이다. OFET의 고성능화를 위해서는 유기반도체, 절연체, 전극 구성소재들이 최적화 구조를 형성하도록 적층되어야 한다. 필름형성화 과정에서 대부분의 유기반도체 소재는 결합력이 약한 van der Waals 결합으로 자기조립 결정구조를 형성하므로, 이들의 결정성 필름구조는 주위 환경(공정변수 및 기질특성)에 의해 크게 달라진다. 특히 기질의 표면 에너지(surface energy) 및 표면 거칠기(surface roughness)에 따라 유기반도체 박막 내 결정 구조 및 배향 등은 크게 달라져, OFET의 전기적 특성에 큰 차이를 미친다. 유기친화적 절연층 소재 및 표면개질화는 전하이동에 유리하도록 용액 및 증착공정 유기반도체 박막의 결정구조 및 배향을 유도시켜 OFET의 전기적 성능을 향상시킬 수 있다.

• 한국산학기술학회논문지
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• 제19권6호
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• pp.709-714
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• 2018

반도체소자의 접합특성에 따라서 분극의 특성이 달라지는 원인을 조사하였다. 반도체소자의 접합특성은 최종적인 반도체소자의 효율과 관련되기 때문에 중요한 요소이며, 효율을 높이기 위해서는 반도체접합 특성을 이해하는 것은 매우 중요하다. 다양한 성질의 접합을 얻기위하여 n형의 실리콘 위에 절연물질인 carbon doped silicon oxide (SiOC) 박막을 증착하였으며, 아르곤 (Ar) 유량에 따라서 반도체기판의 특성이 달라지는 것을 확인하였다. 전도체인 tin doped zinc oxide (ZTO) 박막을 절연체인 SiOC 위에 증착하여 소자의 전도성을 살펴보았다. SiOC 박막의 특성은 플라즈마에 의하여 이온화현상이 일어날 때 Ar 유량에 따라서 이온화되는 경향이 달라지면서 반도체 계면에서의 공핍현상이 달라졌으며, 공핍층 형성이 많이 일어나는 곳에서 쇼키접합 특성이 잘 형성되는 것을 확인하였다. 아르곤 가스의 유량이 많은 경우 이온화 반응이 많이 일어나고 따라서 접합면에서 전자 홀쌍의 재결합반응에 의하여 전하들이 없어지게 되면 절연특성이 좋아지고 공핍층의 전위장벽이 증가되며, 쇼키접합의 형성이 유리해졌다. 쇼키접합이 잘 이루어지는 SiOC 박막에서 ZTO를 증착하였을 때 SiOC와 ZTO 사이의 계면에서 전하들이 재결합되면서 전기적으로 안정된 ZTO 박막을 형성하고, ZTO의 전도성이 증가되었다. 두께가 얇은 반도체소자에서 흐르는 낮은 전류를 감지하기 위해서는 쇼키접합이 이루어져야 하며, 낮은 전류만으로도 전기신호의 품질이 우수해지고 또한 채널층인 ZTO 박막에서의 전류의 발생도 많아지는 것을 확인하였다.

• 한국재료학회지
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• 제9권5호
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• pp.484-490
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• 1999

Pt/SiOz!Si의 기판위에 $(Pb,La)TiO_3$(PLT) 박막을 졸-겔 방법으로 제작하여 La 첨가량 및 후속열처리 온도에 따른 결정학적, 전기적 특성율 조사하였다. $600^{\circ}C$ 이상의 온도에서 열처리된 PLT 박막 시료의 경우 La 도핑량에 관계없이 전형적인 perovskite 결정구조를 보여 주었다. La이 전혀 첨가되지 않은 $(Pb,La)TiO_3$(PT) 시료에 10 mole% La을 첨가할 경우 (PLT-I0 시료) c축 배향도는 약 63%에서 26%로 크게 감소하였다. PLT-1O 박막시료의 깊이에 따른 AES 분석결과 박막내의 각 성분원소 들이 비교척 균일하게 분포되어 았고 하부전극(Pt)과 PLT 박막층 사이에는 상호반응없이 비교적 안정된 막을 형성하고 있음을 알 수 있었다. $600^{\circ}C$에서 열처리된 PLT-1O 박막의 유전상수$({\varepsilon}r)$ 와 유전정접 (tan$\delta$) 은 약 193과 0.02의 값을 나타내였다. 후속열처리 온도를 $600^{\circ}C 에서 700^{\circ}C$로 증가함에 따라 잔류분극$(2Pr,Pr_+-Pr_-)$은 약 $4\muC\textrm{cm}^2 에서 약 16\muC\textrm{cm}^2$로 크게 증가하였으며 잔류 분극값의 증가는 후속열처리에 의해 결정성이 개선되었기 때문이라 판단된다. $30^{\circ}C$ 온도부근에셔 초전계수($\gamma$)는 약 $4.0nC/\textrm{cm}^2{\cdot}^{\circ}C$의 값을 냐타내었다.

• 한국진공학회지
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• 제2권2호
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• pp.246-254
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• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 센서학회지
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• 제12권3호
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• pp.103-111
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• 2003

$Si_3N_4/SiO_2/Si_3N_4$ 열차단막을 이용한 크로멜-알루멜(chromel-alumel) 열전(thermoelectric) 유량센서를 제작하였다. 백금 박막 히터의 저항온도계수는 약 $0.00397/^{\circ}C$이었고, 크로멜-알루멜 열전쌍(thermocouple)의 Seebeck 계수는 약 $36\;{\mu}V/K$이었다. 기체의 열전도도가 증가할수록 유량센서가 나타내는 열기전력은 감소하였으며, 히터의 온도가 증가하거나 히터와 열전쌍 사이의 간격이 감소할수록 유량센서의 $N_2$ 유량에 대한 감도는 증가하였다. 히터 전압을 약 2.5 V로 하였을 때 유량센서의 $N_2$ 유량에 대한 감도는 약 $1.5\;mV/sccm^{1/2}$이었고, 열 응답시간은 약 0.18초이었다. 크로멜-알루멜 열전 유량센서의 유량감도에 있어서 선형 범위가 Bi-Sb 유랑센서의 것보다 더 넓게 나타났다.