• Journal of Power Electronics
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• 제16권6호
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• pp.2024-2034
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• 2016

This paper presents a DC-DC buck converter with a Phase-Locked Loop (PLL) that can compensates for power efficiency degradation over a wide input range. Its switching frequency is kept at 2 MHz and the delay difference between the High side driver and the Low side driver can be minimized with respect to Process, Voltage and Temperature (PVT) variations by adopting the PLL. The operation mode of the proposed DC-DC buck converter is automatically changed to Pulse Width Modulation (PWM) or PWM frequency modes according to the load condition (heavy load or light load) while supporting a maximum load current of up to 1.2 A. The PWM frequency mode is used to extend the CCM region under the light load condition for the PWM operation. As a result, high efficiency can be achieved under the light load condition by the PWM frequency mode and the delay compensation with the PLL. The proposed DC-DC buck converter is fabricated with a $0.18{\mu}m$ BCD process, and the die area is $3.96mm^2$. It is implemented to have over a 90 % efficiency at an output voltage of 5 V when the input range is between 8 V and 20 V. As a result, the variation in the power efficiency is less than 1 % and the maximum efficiency of the proposed DC-DC buck converter with the PLL is 95.4 %.

• 한국통신학회논문지
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• 제38B권6호
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• pp.427-434
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• 2013

본 논문은 멀티 채널의 어레이 집적 모듈을 갖는 광트랜시버를 위한 2.5 Gbps 어레이 VCSEL driver의 설계 및 구현에 관한 것이다. 본 논문에서는 광트랜시버에 적용된 1550 nm high speed VCSEL을 드라이브하기 위하여 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 자동 광전력제어 기능을 갖는 2.5 Gbps VCSEL (수직 공진기 표면 방출 레이저) 드라이버 어레이를 구현하였다. 광트랜스미터의 폭넓은 대역폭 향상을 위해 2.5 Gbps VCSEL Driver에 네가티브 용량성 보상을 갖는 능동 궤환 증폭기 회로를 채용한 결과 기존 토폴로지에 비해 대역폭, 전압 이득 및 동작 안정성의 뚜렷한 향상을 보였다. 4채널 칩은 최대 변조 및 바이어스 전류하에서 1.8V/3.3V 공급에서 140 mW의 DC 전력만 소모하고, 다이 면적은 기존 본딩 패드를 포함하여 $850{\mu}m{\times}1,690{\mu}m$를 갖는다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.2430-2434
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• 2005

Automatic FPC punching instrument for the improvement of working condition and cost saving is introduced in this paper. FPC(flexible printed circuit) is used to detect the contact position of K/B and button like a cellular phone. Depending on the quality of the printed ink and position of reference punching point to the FPC, the resistance and current are varied to the malfunctioning values. The size of reference punching point is 2mm and the above. Because the punching operation is done manually, the accuracy of the punching degree is varied with operator's condition. Recently, The punching accuracy has deteriorated severely to the 2mm punching reference hall so that assembly of the K/B has hardly done. To improve this manual punching operation to the FPC, automatic FPC punching system is introduced. Precise mechanical parts like a 5-step stepping motor and ball screw mechanism are designed and tested and low cost PC camera is used for the sake of cost down instead of using high quality vision systems for the FA. 3D Mechanical design tool(Pro/E) is used to manage the exact tolerance circumstances and avoid design failures. Simulation is performed to make the complete vision based punching machine before assembly, and this procedure led to the manufacturing cost saving. As the image processing algorithms, dilation, erosion, and threshold calculation is applied to obtain an exact center position from the FPC print marks. These image processing algorithms made the original images having various noises have clean binary pixels which is easy to calculate the center position of print marks. Moment and Least square method are used to calculate the center position of objects. In this development circumstance, Moment method was superior to the Least square one at the calculation of speed and against noise. Main control panel is programmed by Visual C++ and graphical Active X for the whole management of vision based automatic punching machine. Operating modes like manual, calibration, and automatic mode are added to the main control panel for the compensation of bad FPC print conditions and mechanical tolerance occurring in the case of punch and die reassembly. Test algorithms and programs showed good results to the designed automatic punching system and led to the increase of productivity and huge cost down to law material like FPC by avoiding bad quality.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 심성연구
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• 제37권2호
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• pp.184-254
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• 2022

본 논문을 통해 한국 민담 '주인집을 망하게 한 하인'의 심리학적 의미를 고찰하였다. 민담 속 주인과 하인의 대립은 보편적인 인간 정신의 문제로, 경화된 기존의 집단적 의식과 이를 보상하고 갱신하려는 새로운 의식의 대립으로 볼 수 있다. 다른 각도에서 설명해보자면 인간의 정신적인 측면과 본능적인 측면 사이의 혹은 의식과 무의식 사이의 대립이며, 자아와 그림자 사이의 대립이라고도 할 수 있다. 민담 속 주인은 애먹이는 막내 하인을 없애버리려 여러 차례 시도하지만, 하인은 꾀와 속임수를 써서 주인으로부터 음식과 말(馬), 막내 누이, 전 재산, 마침내 목숨까지 빼앗아 버리고, 이야기는 막내 하인과 막내 누이의 혼인 생활로 끝을 맺는다. 주인이 죽고 하인이 새로운 주인이 되는 대극반전(enantiodromia)은 낡은 집단적 의식이 파괴되고 집단적 무의식으로부터 올라온 새로운 의식이 지배적 위치에 서게 되는 것으로, 개인의 심리적 상황에서는 기존의 자아의 태도가 해소되고 새로운 태도로 변환되는 것으로 이해해볼 수 있다. 이야기의 중간 과정에서 하인은 그를 죽이려고 주인이 써준 등편지를 순박한 사람들을 이용해 새롭게 바꿔 써서 막내 누이와 혼인한다. 이 모습은 집단적 의식의 도덕관념에서는 부정적으로 이해될 수 있으나, 아낙네, 꿀장수, 배고픈 중으로 상징되는 조선 시대 집단적 의식에서 무시되어오던 정신요소를 통합하는 과정으로 볼 수 있다. 하인으로 대변되는 새로운 의식성은 기존의 틀에 구속받지 않는 트릭스터적 특성을 갖기에 집단적 의식에서 무시되어온 정신적 내용을 통합하여 조선 후기 집단적 의식에 대한 보상과 대안으로서 제시하는 요소라고 할 수 있다. 주인은 다시 하인을 죽이려고 하인을 가죽 부대에 넣어 나무에 매다는데, 가죽 부대 속에 들어가 매달렸더니 눈을 떴다는 하인의 속임수에 넘어간 소경이 대신 매달려 죽고 하인은 달아나게 된다. 주인과 하인의 대극 문제가 마침내 나무로 상징되는 전체 정신(Self)에 맡겨지자 소경이 제거되는 것은 트릭스터에 포함되어있는 맹목성, 어리석음, 탐욕적 요소를 구분하고 정화하려는 자기(Self)의 의도로 이해해볼 수 있다. 이런 과정들을 거쳐 집단적 의식의 새로운 변화 혹은 새로운 자아의 태도를 상징하는 하인은 기존의 문제들을 해결하고 주인의 자리에 서게 된다. 그러나 꾀 많은 하인의 활약상을 들으며 청중들은 유쾌함과 해방감을 느끼는 한편, 소경이 대신 죽고 주인집 식구가 몰살되고 하인이 주인이 되는 부분에서는 하인의 위험성과 통제 불가능에 대한 우려와 두려움의 감정을 경험하기도 한다. 해외 유화들에 등장하는 트릭스터들 역시 철저히 이기적이고 오직 욕구를 채우고 위험에서 빠져나가기 위해 무고한 존재들을 속이거나 죽게 만드는데, 이들 트릭스터를 처단하거나 교화하려는 노력은 허사로 돌아가고 그들은 달아나버린다. 그러므로 본 민담 역시 이런 원형적 그림자가 매우 위험하다는 것, 그리고 의식이 통제하거나 의식에 동화될 수 없다는 것을 알게 해주고, 그것을 외경하고 관조하도록 하는 목적 의미도 있다고 볼 수 있다. 트릭스터는 기존의 구조와 질서가 경화되었을 때 보상작용으로서 무의식으로부터 올라오는 재생시키는(revivifying) 자연 에너지의 비합리적 발현 양상이다. 그 현상은 기존의 집단적 정신의 입장에서는 파괴적이고 비도덕적일 수 있으나, 도덕적으로 규정할 수 없는 보다 근원적 정신인 집단적 무의식의 기능이라고 보아야 한다. 트릭스터 원형상으로 볼 수 있는 하인은 변환을 가져오는 존재로 파괴성과 창조성이라는 양면성과 모순성을 지니고 있다. 본 민담의 유화들의 결말은 여러 갈래인데 이는 트릭스터의 양면성으로 인해 청중의 마음 반응이 그만큼 다양하다는 것을 반영하며, 트릭스터 문제에 대한 무의식의 다양한 반응을 제시하는 것이기도 하다. 또한 트릭스터란 그만큼 결론이 안 나고 논란을 일으키는 모순덩어리 존재로 의식적 합리적 태도로 통제할 수 없다는 것, 우리 안의 트릭스터 원형에 대해 진지하게 관조할 수 있을 뿐이라는 것을 보여준다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.