• 제어로봇시스템학회논문지
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• 제8권8호
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• pp.706-712
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• 2002

In general, a deadlock in flexible manufacturing systems (FMSs) is caused by a resource limitation and the diversity of routings. However, the deadlock of industrial controllers such as programmable logic controllers (PLCs) can occur from different causes compared with those in general FMSs. The deadlock of PLCs is usually caused by an error signal between PLCs and manufacturing systems. In this paper, we propose a deadlock detection and recovery (DDR) algorithm to resolve the deadlock problem of PLCs at design stage. This paper employs the MAPN (modified automation Petri net), MTPL (modified token passing logic), and ECC (efficient code conversion) algorithm to model manufacturing systems and to convert a Petri net model into a desired LD (ladder diagram). Finally, an example of manufacturing systems is provided to illustrate the proposed DDR algorithm.

• 한국항행학회논문지
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• 제15권6호
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• pp.1104-1110
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• 2011

현재의 반도체 검사장비는 테스트 패턴 프로그램을 위한 메모리로 시스템 설계가 간단하고 리프레시가 필요 없는 SRAM(static random access memory) 모듈을 채용하고 있다. 그러나 SRAM 모듈을 이용한 시스템 구성은 용량이 커질수록 장비의 부피가 증가하기 때문에 메모리 대용량화 및 장비의 소형화에 걸림돌이 되고 있다. DRAM(dynamic random access memory)을 이용하여 반도체 검사 장비를 제작할 경우 SRAM 보다 비용과 장비의 면적이 줄어드는 장점이 있지만 DRAM의 특성 상 메모리 셀 리프레시가 필요하여 정시성을 보장해야 하는 문제가 있다. 따라서 본 논문에서는 이러한 문제를 해결하기 위해 DDR2 SDRAM(double data rate synchronous dynamic random access memory)을 이용한 비메모리 검사장비에서 정시성을 보장해 주는 알고리즘을 제안하고 알고리즘을 이용한 메모리 컨트롤러를 개발하였다. 그 결과, DDR2 SDRAM을 이용할 경우 SRAM을 이용할 때 보다 가격과 면적이 줄어들어 가격측면에서는 13.5배 그리고 면적측면에서는 5.3배 이득이 있음을 확인하였다.

• 전기전자학회논문지
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• 제21권4호
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• pp.416-419
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• 2017

본 논문에서는 고속 DDR3/DDR4 SDRAM을 위한 새로운 디지털 지연고정루프 (delay-locked loop: DLL)를 제안한다. 제안하는 디지털 DLL은 디지털 지연라인의 boundary switching 문제에 의한 jitter 증가 문제를 제거하기 위하여 위상보간 (phase interpolation) 방식의 파인지연라인 (fine delay line)을 채택하였다. 또한, 제안하는 디지털 DLL은 harmonic lock 문제를 제거하기 위하여 새로운 점진직 검색 (gradual search) 알고리즘을 사용한다. 제안하는 디지털 DLL은 1.1V, 38-nm CMOS DRAM 공정으로 설계되었으며, 0.25-2.0 GHz의 주파수 동작 영역을 가진다. 2.0 GHz에서 1.1 ps의 피크-투-피크 (p-p) 지터를 가지며, 약 13 mW의 전력소모를 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.136-139
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• 2011

현재의 반도체 검사장비는 테스트 패턴 프로그램을 위한 메모리로 시스템 설계가 간단하고 리프레시가 필요 없는 SRAM(static random access memory) 모듈을 채용하고 있다. 그러나 SRAM 모듈을 이용한 시스템 구성은 용량이 커질수록 장비의 부피가 증가하기 때문에 메모리 대용량화 및 장비의 소형화에 걸림돌이 되고 있다. DRAM(dynamic random access memory)을 이용하여 반도체 검사 장비를 제작할 경우 SRAM 보다 비용과 장비의 면적이 줄어드는 장점이 있지만 DRAM의 특성 상메모리 셀 리프레시가 필요하여 정시성을 보장해야 하는 문제가 있다. 따라서 본 논문에서는 이러한 문제를 해결하기 위해 DDR2 SDRAM(double data rate synchronous dynamic random access memory)을 이용한 비메모리 검사장비에서 정시성을 보장해 주는 알고리즘을 제안하고 알고리즘을 이용한 메모리 컨트롤러를 제작하였다.

• 대한산업공학회지
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• 제33권1호
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• pp.153-163
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• 2007

An adaptive framework paradigm where the bandwidth values of the ongoing calls vary according to the trafficsituations is one of the promising concepts for overcoming poor resource conditions due to handoffs in mobilecellular networks. However, quantifying the level of bandwidth degradation of the ongoing calls in an adaptiveframework is important in view of Quality of Service (QoS) Provisioning. Therefore we introduce new QoSparameters, the Degradation Degree Ratio (DDR), which represents the average portion of the degradationdegree during degradation pehod of a call, and the Degradation Area Ratio (DAR), which represents the averageratio of a call's degradation level considering both the period and the degree of degradation jointly in multi-levelbandwidth service. We also develop a new analytical model for estimating the QoS measures such as theDegradation Pehod Ratio (DPR), DDR and DAR. We show how to calculate the QoS measures and illustrate themethod by numerical examples. The proposed model can be used to determine the optimal parameter of theCAC scheme and analyze the sensitivity ofthe QoS parameters in adaptive networks.

• 한국멀티미디어학회논문지
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• 제14권3호
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• pp.368-377
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• 2011

본 논문에서는 특징점 정합을 통한 객체인식, 파노라마 이미지 생성, 3차원 영상 복원 등에 사용될 수 있는 알고리즘 중 대표적인 SURF 알고리즘 기반 특징점 추출기의 하드웨어 구조 설계 및 FPGA 검증 결과에 대해 기술한다. SURF 알고리즘은 크기와 회전변화에 강한 특징점과 서술자를 생성함으로써 객체인식, 파노라마 이미지 생성, 3차원 영상 복원 등에 활용될 수 있다. 하지만 ARMl1(667Mhz) 프로세서와 128Mbytes의 DDR 메모리를 사용하는 임베디드 환경에서 실험결과 VGA($640{\times}480$) 해상도 C영상의 특정점 추출 처리 시약 7,200msec의 시간이 걸려 실시간 동작이 불가능한 것으로 파악되었다. 본 논문에서는 SURF 알고리즘의 핵심 요소인 적분 이미지 메모리 접근 패턴을 분석하여 메모리 접근 횟수와 메모리 사용량을 줄이는 방법을 이용해 실시간 동작이 가능하도록 하드웨어로 설계하였다. 설계된 하드웨어를 Xilinx(社)의 Vertex-5 FPGA 를 이용하여 검증한 결과 l00Mhz 클록에서 VGA 영상의 특징점 추출시 약 60frame/sec로 동작하여 실시간 응용으로 충분함을 알 수 있다.

• Journal of information and communication convergence engineering
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• 제13권1호
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• pp.62-68
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• 2015

In this paper, we propose a watermarking method for protecting the ownership of three-dimensional (3D) content generated from depth and texture images. After selecting the target areas to preserve the watermark by depth-image-based rendering, the reference viewpoint image is moved right and left in the depth map until the maximum viewpoint change is obtained and the overlapped region is generated for marking space. The region is divided into four subparts and scanned. After applying discrete cosine transform, the watermarks are inserted. To extract the watermark, the viewpoint can be changed by referring to the viewpoint image and the corresponding depth image initially, before returning to the original viewpoint. The watermark embedding and extracting algorithm are based on quantization. The watermarked image is attacked by the methods of JPEG compression, blurring, sharpening, and salt-pepper noise.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.163-165
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• 2014

In this paper, we propose a world's first programmable video processing platform for video quality enhancement of 8K ($7680{\times}4320$) UHD (Ultra High Definition) TV at 60 frames per second. To support huge computation and memory bandwidth of video quality enhancement for 8K resolution, the proposed platform has unique features like symmetric multi-cluster architecture for data partitioning, ring data-path between clusters to support data pipelining, on-the-fly processing architecture to reduce DDR bandwidth, flexible hardware to accelerating common kernel in video enhancement algorithms. In addition to those features, general programmability of SRP (Samsung reconfigurable processor) as main core of the proposed platform makes it possible to upgrade continuously video enhancement algorithm even after the platform is fixed. This ability is very important because algorithms for 8K DTV is under development. The proposed sub-system has been embedded into SoC (System on Chip) and new 8K UHD TV using the programmable SoC is expected at CES2015 for the first time in the world.