• 한국통신학회논문지
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• 제18권10호
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• pp.1433-1443
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• 1993

DCT(Discrete Cosine Transform)/ IDCT(Inverse DCT)는 여러 DSP 분야와 영 강압축 시스템에서 널리 사용되는 부호화 방식으로서 압축 및 복원 시스템에서 가장 많은 처리시간을 요하는 부분이다. 그러므로 이 부분의 성능을 향상시킴으로써 전체 영상 압축시스템의 성능을 향상시킬수 있다. 본 논문에서는 이러한 DCT/IDCT연산을 효율적으로 수행하기 위하여 모듈생성기법을 이용하여 하드웨어로 구성하였다. 설계한 DCT/IDCT코어 프로세서는 부분합과 분산연산을 이용하여 비교적 적은 면적을 차지하며, 약간의 면적을 증가시킴으로써 DCT와 IDCT연산을 모두 수행한다. 또한 파이프라인 구조를 사용하여 고속으로 DCT/IDCT연산을 수행할 수 있으며, 적은 수의 반올림(rounding)단계를 거치므로 높은 정밀도로 연산을 수행한다. 그리고 모듈생성기법을 사용하여, 설계공정에 독립적이고 입력비트나 정밀도 둥을 간단한 매개변수의 조정으로 변환시킬 수 있도록 설계하였다. 또한 구현한 코어프로세서는 CCITT 권장안 H.261에 부합하는 정밀도로 연산을 수행한다.

• 전자공학회논문지A
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• 제33A권10호
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• pp.168-176
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• 1996

This paper presetns a 2-D DCT architecture adopting accurac y compensator for reducing the hardware complexity and increasing processing speed in VL\ulcornerSI implementation. In the application fields such as moving pictures experts group (MPEG) and joint photographic experts group (JPEG), 2-D DCT processor must be implemented precisely enough to meet the accuracy specifications of the ITU-T H.261. Almost all of 2-D DCT processors have been implemented using many multiplications and accumulations of matrices and vectors. The number of multiplications and accumulations seriously influence on comlexity and speed of 20D DCT processor. In 2-D DCT with fixed-point calculations, the computation bit width must be sufficiently large for the above accuracy specifications. It makes the reduction of hardware complexity hard. This paper proposes the accuracy compensator which compensates the accuracy of the finite word length calculation. 2-D DCT processor with the proposed accuracy compensator shows fairly reduced hardware complexity and improved processing speed.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.86-93
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• 2004

The DCT algorithm needs an efficient hardware architecture to compute inner product. The conventional design method, like ROM-based DA(Distributed Arithmetic), has large hardware complexity. Because of this reason, a CSHM(Computation Sharing Multiplication) was proposed for implementing inner product by Park. However, the Park's CSHM has inefficient hardware architecture in the precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we presents the optimization design method for inner product using CSHM algorithm and applied it to implementation of 1-D DCT processor. The experimental results show that the proposed multiplier is more efficient than Park's when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using proposed design method is more high performance than typical methods.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.1383-1386
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• 1997

Discrete cosine transform(DCT) is the most popular block transform coding in lossy mode. DCT is close to statistically optimal transform-the Karhunen Loeve transform. In this paper, a module for DCT encoder is made with TMS320C80 based on JPEG and MPEG, which are intermational standards for image compression. the DCT encoder consists of three parts-a transformer, a vector quantizer and an entropy encoder.

• 전자공학회논문지B
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• 제32B권8호
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• pp.1085-1090
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• 1995

The Discrete Cosine Transform(DCT) is effective technique for image compression, which is widely used in the area of digital signal processing. In this paper, an efficient DCT processor is proposed and simulated by using Verilog HDL. This algorithm is improved 60% in processing speed, but it's somewhat complicate compared with Y. Arai's algorithm. This algorithm will be used efficiently for real time image processing.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.527-528
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• 2006

In this paper, we propose an IP design and implementation of System on a chip(SoC) for Discrete Cosine Transform (DCT) and Discrete Wavelet Transform (DWT) processor using adder-based DA(Adder-based Distributed Arithmetic). To reduced hardware cost and to improve operating speed, the combined DCT/ DWT processor used the bit-serial method and DA module. The transform of coefficient equation result in reduction in hardware cost and has a regularity in implementation. We use Verilog-HDL and Xilinx ISE for simulation and implement FPGA on SoCMaster-3.

• 한국통신학회논문지
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• 제31권10C호
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• pp.1000-1010
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• 2006

본 논문은 DCT(Discrete Cosine Transform) 기반의 움직임 예측 및 보상을 위한 새로운 연산 아키텍처를 제안한다. 기존 방식들의 경우 연산 시간의 단축을 위하여 2차원 DCT 계수의 희소성을 충분히 활용하지 못하고 있다. 본 논문에서는 DCT 영역에서의 효율적인 움직임 예측을 위한 재귀 방정식을 유도하고, 이를 바탕으로 PE로 구성된 WAP를 개발한다. 또한, 재귀 방정식을 이용하여, 움직임 예측된 영상이 저주파 성분부터 고주파 성분까지 다양한 주파수 대역을 갖는 것이 가능함을 보인다. WAP는 아키텍처의 수정 없이 로그형 탐색이나 3단계 탐색과 같은 다양한 움직임 예측 알고리즘들을 수행할 수 있으며, 이러한 특성들은 비디오 부호화와 복호화에 필요한 전력 소모를 줄이기 위하여 이용될 수 있다. 본 논문에서 제안한 WAP 아키텍처는 계산의 복잡도와 연산 시간을 효과적으로 감소시키며, SAD기준을 이용한 DCT 영역에서의 움직임 예측 및 보상 방식은 SAD 또는 SSD 기준을 이용한 공간 영역에서의 움직임 예측 및 보상 방식보다 높은 PSNR과 압축률을 제공함을 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1449-1453
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• 1987

A microprogrammable Bit Slice Sinal Processor for image processing is implemented. Processing speed is increased by the parallelism in horizontal microprogram using 120bits microcode, pipelined architecture, 2 bank memory switching that interfaces with the Host through DMA, a variable clock control, overflow checking H/W,look-up table method and cache memory. With this processor, a DCT algorithm which uses 2-D FFT is performed. The execution time for $512{\times}512{\times}8$ image is 12 sec when 16 bit operation is runned, and the recovered image has acceptable quality with MSE 0.276%.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.48-58
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• 2006

본 논문은 가산기 기반 DA(Distributed Arithmetic: 분산 산술연산)구조로서 ROM과 같은 일반적인 메모리가 사용되지 않는 8x8의 2차원 DCT(Discrete Cosine Transform)/IDCT(Inverse DCT) 프로세서를 제안 설계하였다. 제안된 논문은 DCT와 IDCT의 계수 행렬에서 하드웨어를 줄이기 위해 계수 행렬의 홀수 부분을 공유하였고, 2차원 DCT/IDCT 프로세서의 계수 연산을 위해 단지 29개의 가산기만을 사용하였다. 이는 8x8 1차원 DCT NEDA(NEw DA)구조에서의 가산기 수 보다 48.6%를 감소 시켰다. 또한, 기존의 전치메모리와는 다른 새로운 전치네트워크 구조를 제안하였다. 제안된 전치네트워크 구조에서는 전치메모리 블록 대신 하드웨어를 줄이기 위해 레지스터 형태의 새로운 레지스터 블록 전치네트워크 형태를 제안하였다. 제안된 전치네트워크 블록은 64개의 레지스터를 사용하며, 이는 일반적인 메모리를 사용하는 기존의 전치메모리 구조에 사용된 트랜지스터 수 보다 18%가 감소하였다. 또한 처리율 향상을 위해 새롭게 적용되고 있는 방식으로, 입력 데이터에 대해 매 클럭 주기마다 8개의 화소데이터를 받아서 8개의 화소데이터를 처리하도록 하여 출력하는 비트 병렬화 구조로 설계하였다.