• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.55-58
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• 2002

The possibility of SnCuX Solder as alternative for Pb-free Solder have been investigated in this study. SnCuX Solder balls(500${\mu}{\textrm}{m}$) were placed on Si-wafer which is Al/Ni/Cu(500nm/$4{\mu}{\textrm}{m}$/$4{\mu}{\textrm}{m}$)UBM layer. After reflow soldering at $250^{\circ}C$, shear strength and microstructure were analyzed. The results showed that the shear strength(500gf) of SnCuX was higher than that of SnCuX at $230^{\circ}C$ and $Cu_6Sn_5$ intermetallic compounds were formed between Cu and SnCuX Solder layers

• 마이크로전자및패키징학회지
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• 제7권2호
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• pp.55-62
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• 2000

Si-wafer에 단면 코팅된 UBM(Under Bump Metallurgy)의 젖음성을 Sn-Pb 솔더에서 평가하기 위하여 wetting balance 법을 사용하였다. 단면 코팅된 UBM의 젖음곡선은 양면 코팅된 시편의 젖음 곡선과 비교할 때, 젖음곡선의 모양이 비슷하고 젖음곡선을 특징짓는 변수들의 온도에 대한 변화경향이 일치하였다. 단면 코팅된 금속층의 젖음성을 젖음곡선으로부터 정의한 새로운 젖음 지수 $F_{min}$, $F_{s}t_{s}$로 평가할 수 있었다. Au/Cu/Cr UBM은 젖음시간의 측면에서 Au/Ni/Ti UBM보다 젖음성이 우수하였다 Si-wafer에 단면 코팅된 UBM과 Sn-Pb 솔더의 접촉각을 $F_{s}$와 기울어짐각을 측정하고 메니스커스의 정적상태에서 힘의 평형으로부터 유도된 식을 이용하여 계산할 수 있었다.

• Korean Chemical Engineering Research
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• 제45권5호
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• pp.466-472
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• 2007

웨이퍼 레벨(WL) 3차원(3D) 집적을 구현하기 위해 저유전체 고분자를 본딩 접착제로 이용한 웨이퍼 본딩과, 적층된 웨이퍼간 전기배선 형성을 위해 구리 다마신(damascene) 공정을 사용하는 방법을 소개한다. 이러한 방법을 이용하여 웨이퍼 레벨 3차원 칩의 특성 평가를 위해 적층된 웨이퍼간 3차원 비아(via) 고리 구조를 제작하고, 그 구조의 기계적, 전기적 특성을 연속적으로 연결된 서로 다른 크기의 비아를 통해 평가하였다. 또한, 웨이퍼간 적층을 위해 필수적인 저유전체 고분자 수지를 이용한 웨이퍼 본딩 공정의 다음과 같은 특성 평가를 수행하였다. (1) 광학 검사에 의한 본딩된 영역의 정도 평가, (2) 면도날(razor blade) 시험에 의한 본딩된 웨이퍼들의 정성적인 본딩 결합력 평가, (3) 4-점 굽힘시험(four point bending test)에 의한 본딩된 웨이퍼들의 정량적인 본딩 결합력 평가. 본 연구를 위해 4가지의 서로 다른 저유전체 고분자인 benzocyclobutene(BCB), Flare, methylsilsesquioxane(MSSQ) 그리고 parylene-N을 선정하여 웨이퍼 본딩용 수지에 대한 적합성을 검토하였고, 상기 평가 과정을 거쳐 BCB와 Flare를 1차적인 본딩용 수지로 선정하였다. 한편 BCB와 Flare를 비교해 본 결과, Flare를 이용하여 본딩된 웨이퍼들이 BCB를 이용하여 본딩된 웨이퍼보다 더 높은 본딩 결합력을 보여주지만, BCB를 이용해 본딩된 웨이퍼들은 여전히 칩 back-end-of-the-line (BEOL) 공정조건에 부합되는 본딩 결합력을 가지는 동시에 동공이 거의 없는 100%에 가까운 본딩 영역을 재현성있게 보여주기 때문에 본 연구에서는 BCB가 본딩용 수지로 더 적합하다고 판단하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2009년도 춘계학술대회 논문집
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• pp.239-241
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• 2009

DRIE(Deep Ion Reactive Etching) 공정은 실리콘 웨이퍼를 식각하는 기술로서 Si wafer 비아 홀 제조에 주로 사용되고 있다. 즉, DRIE 공정은 식각 및 보호층 증착을 반복함으로써 직진성 식각을 가능하게 하는 공정이다. 또한, 3차원 적층 실장에서 Si wafer 비아 홀에 결함없이 효과적으로 구리 충진을 하기 위해서는 직각형 via보다 경사벽을 가진 via가 형상적으로 유리하다. 본 연구에서는 3차원 적층을 위한 Si wafer 비아 홀의 결함 없는 효과적인 구리 충진을 위해, DRIE 공정을 이용하여 기존의 경사벽을 가지는 via 흘 형성 공정보다 더욱 효과적인 공정을 개발하였다.

• Journal of Welding and Joining
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• 제18권6호
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• pp.74-82
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• 2000

The fluxless wetting properties of UBM-coated Si-wafer to the binary lead-free solders(Sn-Ag, Sn-Sb, Sjn-In, Sn0Bi) were estimated by wetting balance method. With the new wettability indices from the wetting curves of one side coated specimen, the wetting property estimation of UBM-coated Si-wafer was possible. For UBM of Si-chip, Au/Cu/Cr UBm was better than au/Ni/TI in the point of wetting time/ At general reflow process temperature, the wettability of high melting point solders(Sn-Sb, Sn-Ag) was better than that of low melting point one(Sn-Bi, Sn-In). The contact angle of the one side coated Si-plate to the solder could be calculated from the force balance equation by measuring the static state force and the tilt angle.

• Transactions on Electrical and Electronic Materials
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• 제6권5호
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• pp.225-228
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• 2005

In this work, we studied the optimized copper thickness in Cu ECP (Electrochemical Plating). In order to select an optimized Cu ECP thickness, we examined Cu ECP bulge (bump, hump or over-plating amount), Cu CMP dishing and electrical properties of via hole and line trench over dual damascene patterned wafers split into different ECP Cu thickness. In the aspect of bump and dishing, the bulge increased according as target plating thickness decreased. Dishing of edge was larger than center of wafer. Also in case of electrical property, metal line resistance distribution became broad gradually according as Cu ECP thickness decreased. In conclusion, at least $20\%$ reduced Cu ECP thickness from current baseline; $0.8\;{\mu}m$ and $1.0\;{\mu}m$ are suitable to be adopted as newly optimized Cu ECP thickness for local and intermediate layer.

• 반도체디스플레이기술학회지
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• 제23권2호
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• pp.135-142
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• 2024

Cu-Cu bonding, one of the key technologies in advanced packaging, enhances semiconductor chip performance, miniaturization, and energy efficiency by facilitating rapid data transfer and low power consumption. However, the quality of the interface bonding can significantly impact overall bond quality, necessitating strategies to quickly detect and classify in-process defects. This study presents a methodology for detecting defects in wafer junction areas from Scanning Acoustic Microscopy images using a ResNet-50 based deep learning model. Additionally, the use of the defect map is proposed to rapidly inspect and categorize defects occurring during the Cu-Cu bonding process, thereby improving yield and productivity in semiconductor manufacturing.

• 한국진공학회지
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• 제9권3호
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• pp.267-272
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• 2000

electroplating(EP)법을 이용하여 ULSI용 Cu 박막을 제조하였다. seed Cu는 sputtering으로 증착하였으며, 확산방지막으로 TaN를 사용하였다. 제작된 EP Cu 박막은 seed Cu의 영향으로 열처리 조건에 관계없이 Cu(111)방향으로 강하게 우선 배향 하였다. 열처리 온도와 시간이 증가함에 따라 Cu박막의 미세조직이 non-columnar structure에서 약 2배 이상 결정립 성장하여 columnar structure로 바뀌었으며, 또한 as-deposit시 관찰되었던 stacking fault, twin, dislocation들이 상당히 줄어드는 것이 관찰되었다. Cu의 확산에 의하여 생기는 copper-silicide는 관찰할 수 없었으며, 이것은 두께 45nm의 TaN막이 $450^{\circ}C$, 30분 열처리시 확산방지막으로 충분한 역할을 한 것으로 판단된다. Cu(111)우선 배향과 열처리에 의한 결정립 성장 및 defect감소는 Cu 박막의 결정립계에서 발생하는 electromigration 현상을 상당히 줄일 수 있을 것으로 판단된다.

• 센서학회지
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• 제21권1호
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• pp.34-38
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• 2012

We have developed a cost effective test socket for ball grid array(BGA) integrated circuit(IC) packages using BeCu metal sheet as a test probe. The BeCu furnishes the best combination of electrical conductivity and corrosion resistance. The probe of the test socket was designed with a BeCu cantilever. The cantilever was designed with a length of 450 ${\mu}m$, a width of 200 ${\mu}m$, a thickness of 10 ${\mu}m$, and a pitch of 650 ${\mu}m$ for $11{\times}11$ BGA. The fabrication of the test socket used techniques such as through-silicon-via filling, bonding silicon wafer and BeCu metal sheet with dry film resist(DFR). The test socket is applicable for BGA IC chip.

• 한국재료학회지
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• 제14권1호
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• pp.9-12
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• 2004

Metallic impurities, such as Fe, Cu, and Au, become generation and recombination centers for minority carriers when combined with oxide precipitates or silicon self-interstitial clusters. As these centers may cause leakage and discharge in silicon devices, their prevention through gettering of the metallic impurities is an important issue. In this article, key aspects of intrinsic gettering, such as oxygen control, wafer cleaning, device area denudation, and bulk oxygen precipitation are discussed, and a practical method of implementing intrinsic gettering is outlined.