• 마이크로전자및패키징학회지
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• 제17권3호
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• pp.65-69
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• 2010

In this study, we investigated the effects of UBM(Under Bump Metallization) and solder composition on the drop impact reliability of wafer level packaging. Fan-in type WLP chips were prepared with different solder ball composition (Sn3.0Ag0.5Cu, and Sn1.0Ag0.5Cu) and UBM (Cu 10 ${\mu}m$, Cu 5 ${\mu}m$\Ni 3 ${\mu}m$). Drop test was performed up to 200 cycles with 1500G acceleration according to JESD22-B111. Cu\Ni UBM showed better drop performance than Cu UBM, which could be attributed to suppression of IMC formation by Ni diffusion barrier. SAC105 was slightly better than SAC305 in terms of MTTF. Drop failure occurred at board side for Cu UBM and chip side for Cu\Ni UBM, independent of solder composition. Corner and center chip position on the board were found to have the shortest drop lifetime due to stress waves generated from impact.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 C
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• pp.1648-1650
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• 1996

In present paper, Cu films $4{\mu}m$, thick were fabricated by dual deposition methods using RF magnetron sputtering on Si wafer. The dependence of the electrical resistivity, adherence, and reflection in Cu films [$Cu_{4-x}$(low resistivity) / $Cu_x$(high adherence) / Si- wafer] on the x thickness have been investigated. Cu films of $4{\mu}m$ thickness formed with dual deposition methods had the low electrical resistivity of about $2.6{\mu}{\Omega}{\cdot}cm$ and high adherence of about 700g/cm. In conclusion, it is possible for these films to be used for micro-devices.

• 마이크로전자및패키징학회지
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• 제25권4호
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• pp.75-81
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• 2018

Cu-Cu 웨이퍼 본딩 강도를 향상시키기 위한 Cu 박막의 표면처리 기술로 $Ar-N_2$ 플라즈마 처리 공정에 대해 연구하였다. $Ar-N_2$ 플라즈마 처리가 Cu 표면의 구조적 특성에 미치는 영향을 X선 회절분석법, X선 광전자 분광법, 원자간력현미경을 이용하여 분석하였다. Ar 가스는 플라즈마 점화 및 이온 충격에 의한 Cu 표면의 활성화에 사용되고, $N_2$ 가스는 패시베이션(passivation) 층을 형성하여 -O 또는 -OH와 같은 오염으로부터 Cu 표면을 보호하기 위한 목적으로 사용되었다. Ar 분압이 높은 플라즈마로 처리한 시험편은 표면이 활성화되어 공정 이후 더 많은 산화가 진행되었고, $N_2$ 분압이 높은 플라즈마 시험편에서는 Cu-N 및 Cu-O-N과 같은 패시베이션 층과 함께 상대적으로 낮은 수치의 산화도가 관찰되었다. 본 연구에서는 $Ar-N_2$ 플라즈마 처리가 Cu 표면에서 Cu-O 형성 억제 반응에 기여하는 것을 확인할 수 있었으나 추가 연구를 통하여 질소 패시베이션 층이 Cu 웨이퍼 전면에 형성되기 위한 플라즈마 가스 분압 최적화를 진행하고자 한다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.63-66
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• 2014

본 연구에서는 3차원 적층 집적회로 구조에서 Cu TSV를 활용한 열관리 가능성에 대해 살펴보았다. Cu TSV가 있는 실리콘 웨이퍼와 일반 실리콘 웨이퍼 후면부를 점열원을 이용하여 가열한 후 전면부의 온도 변화를 적외선 현미경을 이용하여 관찰하였다. 일반 실리콘 웨이퍼의 경우 두께가 얇아지면서 국부적인 고온영역이 관찰됨으로서 적층 구조에서 층간 열문제의 가능성을 확인할 수 있었다. TSV 웨이퍼의 경우 일반 실리콘 웨이퍼보다 넓은 영역의 고온 분포를 나타내었으며, 이는 Cu TSV를 통한 우선적인 열전달로 인한 것으로 적층 구조에서 Cu TSV를 이용한 효과적인 열관리의 가능성을 나타낸다.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.71-74
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• 2013

본 연구에서는 웨이퍼 레벨 적층 과정에서 발생하는 웨이퍼 오정렬(misalignment) 현상과 웨이퍼 휘어짐(warpage)과의 관계에 대해서 조사하였다. $0.5{\mu}m$ 두께의 구리 박막 증착을 통해 최대 $45{\mu}m$의 휨 크기(bow height)를 갖는 웨이퍼를 제작하였으며, 이 휘어진 웨이퍼와 일반 웨이퍼를 본딩하였을 때 $6{\sim}15{\mu}m$ 정도의 정렬 오차가 발생하였다. 이는 약 $5{\mu}m$의 웨이퍼 확장(expansion)과 약 $10{\mu}m$의 미끄러짐(slip)의 복합 거동으로 설명할 수 있으며, 웨이퍼 휘어짐의 경우 확장 오정렬보다 본딩 과정에서의 미끄러짐 오정렬에 주로 기여하는 것으로 보인다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기물성,응용부문
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• pp.122-123
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• 2002

Cu CMP process control for global planarization of semiconductor surface were studied on a platen polisher by using an experimental copper slurry containing ceria as the abrasive component. In order to understand the process. a design of experiment was conducted. From the experiment. the effects of polishing parameters such as polishing pressure, platen speed, and speed of wafer carrier on the removal rate of copper and the uniformity in copper removal were calculated and discussed. In this study, process parameters of Cu CMP and WIWNU(Within Wafer Non Uniformity) were presented.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.23-28
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• 2009

Si 기판의 캐비티 형성이 불필요한 웨이퍼-레벨 MEMS capping 공정을 연구하였다. 4인치 Si 웨이퍼에 Ni 캡을 전기도금으로 형성하고 Ni 캡 rim을 Si 하부기판의 Cu rim에 에폭시 본딩한 후, SnBi debonding 층을 이용하여 상부기판을 Ni 캡 구조물로부터 debonding 하였다. 진공증착법으로 형성한 SnBi debonding 층은 Bi와 Sn 사이의 심한 증기압 차이에 의해 Bi/Sn의 2층 구조로 이루어져 있었다. SnBi 증착 층을 $150^{\circ}C$에서 15초 이상 유지시에는 Sn과 Bi 사이의 상호 확산에 의해 eutectic 상과 Bi-rich $\beta$상으로 이루어진 SnBi 합금이 형성되었다. $150^{\circ}C$에서 유지시 SnBi의 용융에 의해 Si 기판과 Ni 캡 구조물 사이의 debonding이 가능하였다.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2005년도 춘계학술발표대회 개요집
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• pp.54-56
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• 2005

Ultrasonic soldering using of Si-wafer to FR-4 PCB atroom temperature was investigated. Sn3.5Ag foil rolled $100{\mu}m$ was used for solder. The UBM of Si-die was Cu/ Ni/ Al from top to bottom and its thickness was $0.4{\mu}m$, $0.4{\mu}m$, $0.3{\mu}m$ respectively. Pad on FR-4 PCB comprised of Au/ Ni/ Cu from top to bottom and its thickness was $0.05{\mu}m$, $5{\mu}m$, $18{\mu}m$ respectively. The ultrasonic soldering time was changed from 0.5sec to 3.0sec and its power 1400W. As experimental result, reliable bond joint by ultrasonic at room temperature was obtained. The shear strength increased with soldering time up to 2.5 sec. That means at 2.5sec, the shear strength showed maximum rate of 65.23N. The strength decreased to 33.90N at 3.0 sec because the cracks generated along the intermetallic compound between Si-wafer and Sn-3.5mass%Ag solder. intermetallic compound produced by ultrasonic between the solder and the Si-die was $(Cu, Ni)_{6}Sn_{5}$ and the intermetallic compound between solder and pad on FR-4 was $(Ni, Cu)_{3}Sn_{4}$.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2008년도 춘계학술대회 논문집
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• pp.441-442
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• 2008

• Journal of Welding and Joining
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• 제24권2호
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• pp.64-70
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• 2006

The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RE coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished (CMP) for the following flip chip bumping technology.