• Journal of Astronomy and Space Sciences
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• 제34권1호
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• pp.19-30
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• 2017

The optical wide-field patrol network (OWL-Net) is a Korean optical surveillance system that tracks and monitors domestic satellites. In this study, a batch least squares algorithm was developed for optical measurements and verified by Monte Carlo simulation and covariance analysis. Potential error sources of OWL-Net, such as noise, bias, and clock errors, were analyzed. There is a linear relation between the estimation accuracy and the noise level, and the accuracy significantly depends on the declination bias. In addition, the time-tagging error significantly degrades the observation accuracy, while the time-synchronization offset corresponds to the orbital motion. The Cartesian state vector and measurement bias were determined using the OWL-Net tracking data of the KOMPSAT-1 and Cryosat-2 satellites. The comparison with known orbital information based on two-line elements (TLE) and the consolidated prediction format (CPF) shows that the orbit determination accuracy is similar to that of TLE. Furthermore, the precision and accuracy of OWL-Net observation data were determined to be tens of arcsec and sub-degree level, respectively.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.356-361
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• 2005

In this paper, a new scheme of current programmed control for three phase PWM AC-AC converter is presented. Compared to duty-ratio voltage control, current programmed control has several advantages such as reduction of system order and inherent current protection. By considering only the magnitude components, the same scheme in the DC-DC converter can be extended to the three phase PWM AC-AC converter. Sensing the output voltage and the inductor current, an error signal will be generated by comparing the output voltage magnitude with a reference value. Then the error signal will be processed by a PI compensator to generate the current command. The converter switches will the change the state by a periodic clock pulse or at the instants when the inductor current magnitude reaches the current command. As an example case, the buck converter is treated. The converter analysis is carried out by applying the complex DQ circuit transformation to obtain basic physical insight into the converter operation and to establish some important characteristic equations for control purpose. The simulation with Simplorer shows the validity of the proposed scheme and the experimental results support the verification of the design.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.79-85
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• 2004

디지털 방식으로 제어되는 아날로그 회로에서는 bang-bang 진동이 발생하며, 이 때 사용되는 FSM 이진 카운터의 MSB가 천이하는 곳에서 발생하는 bang-bang 진동은 큰 glitch를 발생시켜 DLL에 적용될 경우, 출력 클록의 지터를 크게 증가시킨다. 본 논문에서는 카운터 값의 증감에 따라 MSB의 천이점에 hysteresis가 발생하는 새로운 형태의 escalator 코드 카운터를 제안한다. 이 카운터는 DLL의 locking 시 발생하는 bang-bang 진동을 최소 단위의 소자로 제어하게 함으로서 glitch의 발생 요인을 원천적으로 제거한다. 이 카운터를 사용한 DLL을 설계 시뮬레이션하여 규격 조건에서 최대 35ps 이상 지터가 줄어드는 것을 확인하였으며 이를 고속 packet-base DRAM의 이중 루프 DLL에 적용하여 데이터 윈도우를 극대화하였다.

• Journal of Power Electronics
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• 제11권4호
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• pp.533-541
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• 2011

The redundant operation of a parallel AC to DC converter via a serial communication bus is presented. The proposed system consists of three isolated CUK power factor correction modules. The controller for each converter is a dsPIC30F6010 microcontroller while a RS485 communication bus and the clock signal are used for synchronizing the data communication. The control strategy of the redundant operation relies on the communication of information among each of the modules, which communicate via a RS485 serial bus. This information is received from the communication checks of the converter module connected to the system to share the load current. Performance evaluations were conducted through experimentation on a three-module parallel-connected prototype, with a 578W load and a -48V dc output voltage. The proposed system has achieved the following: the current sharing is quite good, both the transient response and the steady state. The converter modules can perform the current sharing immediately, when a fault is found in another converter module. In addition, the transient response occurs in the system, and the output voltages are at their minimum overshoot and undershoot. Finally, the proposed system has a relatively simple implementation for the redundant operation.

• Journal of Communications and Networks
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• 제18권2호
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• pp.201-209
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• 2016

In wireless sensor networks (WSNs) duty cycling has been an imperative choice to reduce idle listening but it introduces sleep delay. Thus, the conventional WSN medium access control protocols are bound by the energy-latency tradeoff. To break through the tradeoff, we propose a radio wave sensor called radio frequency (RF) wakeup sensor that is dedicated to sense the presence of a RF signal. The distinctive feature of our design is that the RF wakeup sensor can provide the same sensitivity but with two orders of magnitude less energy than the underlying RF module. With RF wakeup sensor a sensor node no longer requires duty cycling. Instead, it can maintain a sleep state until its RF wakeup sensor detects a communication signal. According to our analysis, the response time of the RF wakeup sensor is much shorter than the minimum transmission time of a typical communication module. Therefore, we apply duty cycling to the RF wakeup sensor to further reduce the energy consumption without performance degradation. We evaluate the circuital characteristics of our RF wakeup sensor design by using Advanced Design System 2009 simulator. The results show that RF wakeup sensor allows a sensor node to completely turn off their communication module by performing the around-the-clock carrier sensing while it consumes only 0.07% energy of an idle communication module.

• Journal of Positioning, Navigation, and Timing
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• 제11권4호
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• pp.251-261
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• 2022

The Centimeter Level Augmentation Service (CLAS) is the Precise Point Positioning (PPP) - Real Time Kinematic (RTK) correction service utilizing the Quasi-Zenith Satellite System (QZSS) L6 (1278.65 MHz) signal to broadcast the Global Navigation Satellite System (GNSS) error corrections. Compact State-Space Representation (CSSR) corrections for mitigating GNSS measurement error sources such as satellite orbit, clock, code and phase biases, tropospheric error, ionospheric error are estimated from the ground segment of QZSS CLAS using the code and carrier-phase measurements collected in the Japan's GNSS Earth Observation Network (GEONET). Since the CLAS service begun on November 1, 2018, users with dedicated receivers can perform cm-level precise positioning using CSSR corrections. In this paper, CLAS-based VRS-RTK performance evaluation was performed using Global Positioning System (GPS) observables collected from the refence station, TSK2, located in Japan. As a result of performing GPS-only RTK positioning using the open-source software CLASLIB and RTKLIB, it took about 15 minutes to resolve the carrier-phase ambiguities, and the RTK fix rate was only about 41%. Also, the Root Mean Squares (RMS) values of position errors (fixed only) are about 4cm horizontally and 7 cm vertically.

• Journal of Positioning, Navigation, and Timing
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• 제10권2호
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• pp.75-82
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• 2021

Fields of high-precision positioning applications are growing fast across the mass market worldwide. Accordingly, the industry is focusing on developing methods of applying State-Space Representation (SSR) corrections on low-cost GNSS receivers. Among SSR correction types, this paper analyzes Safe Position Augmentation for Real Time Navigation (SPARTN) messages being offered by the SAfe and Precise CORrection DAta (SAPCORDA) company and validates positioning algorithms based on them. The first part of this paper introduces the SPARTN format in detail. Then, procedures on how to apply Basic-Precision Atmosphere Correction (BPAC) and High-Precision Atmosphere Correction (HPAC) messages are described. BPAC and HPAC messages are used for correcting satellite clock errors, satellite orbit errors, satellite signal biases and also ionospheric and tropospheric delays. Accuracies of positioning algorithms utilizing SPARTN messages were validated with two types of positioning strategies: Code-PPP using GPS pseudorange measurements and PPP-RTK including carrier phase measurements. In these performance checkups, only single-frequency measurements have been used and integer ambiguities were estimated as float numbers instead of fixed integers. The result shows that, with BPAC and HPAC corrections, the horizontal accuracy is 46% and 63% higher, respectively, compared to that obtained without application of SPARTN corrections. Also, the average horizontal and vertical RMSE values with HPAC are 17 cm and 27 cm, respectively.

• 한국콘텐츠학회논문지
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• 제13권11호
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• pp.541-550
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• 2013

태블릿 PC의 경우 개발의 편의성 및 다양한 기능을 제공하기 위해 모바일 운영체제인 윈도우 8을 사용하는데 윈도우 계열의 경우 실시간 처리를 보장하지 못하는 문제점이 있다. 또한 기존의 상용 솔루션과 RTiK 계열의 경우 윈도우와는 독립적인 타이머 인터럽트를 생성하기 위해 사용했던 로컬 APIC 타이머 카운트 값을 얻어 올 수 없기 때문에 실시간 처리 기능을 제공하기 어려운 문제점이 있다. 따라서 본 논문에서는 태블릿 PC의 윈도우 8환경에 실시간 처리 기능을 제공하기 위해 MSR_FSB_FREQ 레지스터를 이용하여 로컬 APIC 초기 카운트 값을 설정하였다. 또한 윈도우의 저전력 기법인 C-State를 제어함으로써 생성한 타이머 인터럽트의 주기성을 보장하여 실시간 처리 기능을 제공하는 RTiK+를 설계 및 구현하였다. 구현한 RTiK+의 성능 검증 및 평가를 위해 CPU 클럭 틱의 수를 반환하는 RDTSC 명령어를 사용하여 생성된 실시간 쓰레드의 주기를 측정하였고, 1ms 주기에서 오차범위 내에서 정상 동작함을 확인하였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.838-844
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• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권2호
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• pp.227-236
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• 2017

양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 나노 규모의 크기와 낮은 전력 소비로 각광받고 있으며, CMOS 기술 규모의 한계를 극복할 수 있는 대체 기술로 떠오르고 있다. 다양한 QCA 회로들이 연구되고 있고, 그 중 카운터와 상태 제어에 필요한 래치는 순차 회로의 구성 요소로서 제안되어 왔다. 래치는 이전 상태를 유지하기 위한 피드백 구조의 형태를 가지고 있으며, 이를 QCA 상에서 구현하기 위해 4 클럭을 소모하는 사각형 형태의 루프 구조를 사용한다. 기존의 QCA 상에서 제안된 래치는 동일 평면상에서 제안되었으며, 피드백 구조를 구현하기 위해 많은 셀과 클럭이 소모되었다. 본 논문에서는 이러한 단점을 개선하기 위해서 다층 구조를 이용한 새로운 형태의 SR 래치와 D 래치를 제안한다. 제안한 3차원 루프 구조는 다층 구조 기반의 설계이며 총 3개의 층으로 구성한다. 각 층의 배선은 다른 층과 영향을 받지 않도록 인접한 배선 간 2 클럭 차이를 주어 설계한다. 설계된 래치 구조는 시뮬레이션을 수행하고 기존의 래치와 비교 및 분석한다.