• International Journal of Internet, Broadcasting and Communication
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• 제5권2호
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• pp.11-14
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• 2013

This paper describes the sigma-delta ADC/DAC digital block with two channels. The ADC block has comb filter and three half band filters. And the DAC block has 5th Cascaded-of-Integrators Feedback DSM. The ADC and DAC support I2S, RJ, LJ and selectable input data modes of 24bit, 20bit, and 16bit. It is fabricated with 0.35um Hynix standard CMOS cell library. The chip size is 3700*3700um. It has been verified using NC Verilog Simulator and Matlab Tool.

• International Journal of Control, Automation, and Systems
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• 제6권6호
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• pp.859-872
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• 2008

In this paper, the problem of partial asymptotic stabilization of nonlinear control cascaded systems with integrators is considered. Unfortunately, many controllable control systems present an anomaly, which is the non complete stabilization via continuous pure-state feedback. This is due to Brockett necessary condition. In order to cope with this difficulty we propose in this work the partial asymptotic stabilization. For a given motion of a dynamical system, say x(t,$x_0,t_0$)=(y(t,$y_0,t_0$),z(t,$z_0,t_0$)), the partial stabilization is the qualitative behavior of the y-component of the motion(i.e., the asymptotic stabilization of the motion with respect to y) and the z-component converges, relative to the initial vector x($t_0$)=$x_0$=($y_0,z_0$). In this work we present new results for the adding integrators for partial asymptotic stabilization. Two applications are given to illustrate our theoretical result. The first problem treated is the partial attitude control of the rigid spacecraft with two controls. The second problem treated is the partial orientation of the underactuated ship.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.53-58
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• 2008

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.