• 전기전자학회논문지
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• 제27권1호
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• pp.65-70
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• 2023

높은 캐리어 이동도, 큰 포화 속도, 낮은 고유 정전 용량, 유연성, 그리고 투명성을 장점으로 가진 CNTFET(Carbon NanoTube Field Effect Transistor) 10,000개 이상을 현존하는 반도체 디자인 절차와 공정 프로세서를 활용하여 하나의 반도체 칩에 집적하는데 성공하였다. 제작된 반도체 칩의 3차원 다층 구조와 다양한 CNTFET 생산 공정 연구는 기존 MOSFET과 CNTFET를 하나의 반도체 칩에 함께 사용하는 hybrid MOSFET-CNTFET 반도체 칩 제작에 대한 가능성을 보여주고 있다. 본 논문에서는 hybrid MOSFET-CNTFET을 활용한 6T binary SRAM을 디자인하는 방법에 대해 논하고자 한다. 기존 MOSFET SRAM 또는 CNTFET SRAM 디자인 방법을 활용하여 hybrid MOSFET-CNTFET SRAM을 디자인 하는 방법을 소개하고 그 성능을 기존 MOSFET SRAM 그리고 CNTFET SRAM과 비교하고자 한다.

• 전기전자학회논문지
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• 제28권3호
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• pp.337-341
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• 2024

실리콘 기반 집적회로의 제조 공정이 물리적 한계에 가까워짐에 따라 이를 극복하기 위한 반도체 물질에 많은 관심이 집중되고 있다. 탄소나노튜브(CNT)는 우수한 전기 수송 및 스케일링 특성을 가진 가장 경쟁력 있는 소재 중 하나로 많은 관심을 받고 있으며, 이러한 CNT를 활용한 CNTFET은 차세대 반도체 소자로 많은 인기를 얻고 있다. 하지만, CNT를 웨이퍼 위에 일정한 방향과 간격으로 배치시키는 기술이 아직 충분히 성숙하지 않아 CNTFET만으로 필요한 모든 회로를 구성하기에는 어려움이 있다. 따라서, MOSFET과 CNTFET을 함께 사용하는 hybrid 구성에 관심이 커지고 있다. SRAM은 마이크로프로세서에서 캐시 역할을 하며 마이크로프로세서 성능에 중요한 영향을 미치는 회로블록이기 때문에 기존 SRAM을 hybrid 형태로 구현하고자 하는 연구가 꾸준히 진행되고 있다. 따라서, 본 논문에서는 기존의 hybrid 6T SRAM을 기반으로 hybrid 8T SRAM 디자인 방법에 대해 설명하고 두 회로 사이의 성능차에 대해 논의하고자 한다.

• 전기전자학회논문지
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• 제27권3호
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• pp.327-332
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• 2023

전통적인 실리콘 기반 반도체 소자 보다 높은 성능과 다양한 활용성으로 차세대 반도체 후보로 높은 관심 받고 있는 CNTFET은 CNT 배치와 같은 CNTFET만의 고유한 공정 편차가 아직 성숙되지 않아 상용화에 어려움을 겪고 있다. 이러한 어려움을 극복하고자 반복적인 회로 구성으로 공정 편차의 영향을 적게 받는 회로를 MOSFET-CNTFET 기반 하이브리드 회로로 구현하여 CNTFET 의 장점을 취하고 단점을 보완하고자 하는 수많은 연구들이 지속적으로 수행되어 왔다. 본 논문에서는 하이브리드 SRAM의 성능이 기존의 MOSFET SRAM 또는 CNTFET SRAM에 존재하는 반도체 공정 변화에 의해 얼마나 변화될 수 있는지를 비교하였다. 시뮬레이션 결과, CNT 밀도를 32nm 당 7개에서 9개 사이로 유지할 수 있다면, hybrid SRAM은 기존 MOSFET SRAM보다 읽기 동작에서 그리고 쓰기 동작에서 공정 편차에 대한 강건성이 각각 약 2.6배 그리고 약 1.1배 있음을 보여준다.