• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.37-42
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• 2010

본 논문에서는 주변의 간섭 잡음의 변화가 큰 RFID 환경에서 입력 신호를 구형파로 복원할 때 히스테리시스의 문턱전압을 디지털적으로 제어하여 신호 수신 신뢰도를 높이기 위한 비교기 회로를 0.35 마이크론 선폭의 CMOS IC 로 제안 하고 분석, 설계 후 제작하여 전기적 특성을 측정, 비교, 분석하였다. 이론에서 예측한 디지털 제어 비트의 변화에 대한 히스테리시스의 문턱전압의 가변성이 실험에서 잘 일치함을 입증하였다.

• 전자공학회논문지C
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• 제34C권12호
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• pp.20-27
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• 1997

In this paper, a multiplying digital-to-analog converter (MDAC) circuit for low-power high-resolution CMOS algorithmic A/D converters (ADC's) is proposed. The proposed MDAC is designed to operte properly at a supply at a supply voltge between 3 V and 5 V and employs an analog0domain power reduction technique based on a bias switching circuit so that the total power consumption can be optimized. As metal-to-metal capacitors are implemented as frequency compensation capacitors, opamps' performance can be varied by imperfect process control. The MDAC minimizes the effects by the circuit performance variations with on-chip tuning circuits. The proposed low-power MDAC is implementd as a sub-block of a 10-bit 200kHz algorithmic ADC using a 0.6 um single-poly double-metal n-well CMOS technology. With the power-reduction technique enabled, the power consumption of the experimental ADC is reduced from 11mW to 7mW at a 3.3V supply voltage and the power reduction ratio of 36% is achieved.

• Transactions on Electrical and Electronic Materials
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• 제8권1호
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• pp.21-25
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• 2007

A two-dimensional TCAD MEDICI simulator was used to examine the voltage transfer characteristics, on-off switching properties and latch-up of a CMOS inverter as a function of the n-channel length and doping levels. The channel in a LDMOSFET encloses a junction-type source and is believed to be an important parameter for determining the circuit operation of a CMOS inverter. The digital logic levels of the output and input voltages were analyzed from the transfer curves and circuit operation. The high and low logic levels of the input voltage showed a strong dependency on the channel length, while the lateral substrate resistance from a latch-up path in the CMOS inverter was comparable to that of a typical CMOS inverter with a guard ring.

• 한국음향학회지
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• 제16권3호
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• pp.106-113
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• 1997

본 논문에서는 저전압 아날로그-디지털 혼성모드 신호처리를 위한 3V CMOS 연속시간 완전균형 적분기가 설계되었다. 설계된 완전균형 적분기의 기본구조는 NMOS와 PMOS 트랜지스터를 이용한 상보형 회로이며, 이러한 상보형 회로는 적분기의 트랜스컨덕턴스를 증가시킬수 있는 장점이 있다. 그리고 트랜스컨덕턴스의 증가는 적분기의 단위이득 주파수, 폴 그리고 영점을 증가시킨다. 소신호해석과 SPICE 시뮬레이션을 통해 기존의 적분기들과 비교하여 이러한 개선점들을 증명하였다. 0.8 3V CMOS CMOS 공정 파라미터를 이용하여 완전균형 상보형 적분기의 응용회로로서 3차 능동 지역통과 필터를 설계하였다.

• 한국시뮬레이션학회논문지
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• 제11권2호
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• pp.17-29
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• 2002

There is an increasing interest in high-performance A/D(Analog-to-Digital) converters for use in integrated analog and digital mixed processing systems. Pipeline A/D converter architectures coupled with BiCMOS process technology have the potential for realizing monolithic high-speed and high-accuracy A/D converters. In this paper, the design of 12bit pipeline BiCMOS A/D converter presented. A BiCMOS operational amplifier and comparator suitable for use in the pipeline A/D converter. Test/simulation results of the circuit blocks and the converter system are presented. The main features is low distortion track-and-hold with 0-300MHz input bandwidth, and a proprietary 12bit multi-stage quantizer. Measured value is DNL=${\pm}$0.30LSB, INL=${\pm}$0.52LSB, SNR=66dBFS and SFDR=74dBc at Fin=24.5MHz. Also Fabricated on 0.8um BiCMOS process.

• 전기전자학회논문지
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• 제15권3호
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• pp.205-210
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• 2011

본 논문에서는 주변의 간섭 잡음의 변화가 큰 RFID 환경에서 입력 신호를 구형파로 복원할 때 히스테리시스의 문턱전압을 디지털적으로 제어하여 신호 수신 신뢰도를 높이기 위한 비교기 회로를 0.35-${\mu}m$ 선폭 CMOS IC 로 제안 하고 분석, 설계 후 모의 실험을 통하여 전기적 특성을 측정, 비교, 분석하였다. 4개의 디지털 비트를 조절하여 제안된 비교기 회로의 문턱전압을 12mV에서 246mV까지 234mV 만큼 제어가 가능함을 모의실험에서 입증하였으며, 그 결과는 회로를 분석적으로 계산한 값과 매우 적은 오차로 일치하였다. 공급전원은 3.3V를 사용하였다. 또한 다양한 입력신호 및 간섭신호의 환경에서 본 논문에서 제시한 가변회로가 잡음에 덜 민감함을 입증하기 위하여 디지털 제어 비트의 조절로 100kHz의 입력신호에 대한 10MHz의 잡음신호의 영향 및 10kHz의 입력신호에 대한 1MHz의 잡음신호의 영향에서 글리치(Glitch) 오류 제거효과가 큼을 예시하였다.

• 디지털산업정보학회논문지
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• 제19권2호
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• pp.11-25
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• 2023

With the increasing advancement of VLSI technology, health care system is also developing to serve the humanity with better care. Therefore, biomedical implantable devices are one of the amazing important invention of scientist to collect data from the body cell for the diagnosis of diseases without any pain. This Biomedical implantable transceiver circuit has several important issues. Oscillator is one of them. For the design flexibility and complete transistor-based architecture ring oscillator is favorite to the oscillator circuit designer. This paper represents the design and analysis of the a 9-stage CMOS ring oscillator using cadence virtuoso tool in 180nm technology. It is also designed to generate the carrier signal of 403.5MHz frequency. Ring oscillator comprises of odd number of stages with a feedback circuit forming a closed loop. This circuit was designed with 9-stages of delay inverter and simulated for various parameters such as delay, phase noise or jitter and power consumption. The average power consumption for this oscillator is 9.32㎼ and average phase noise is only -86 dBc/Hz with the source voltage of 0.8827V.

• 전자공학회논문지A
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• 제33A권6호
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• pp.230-238
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• 1996

In this paper, digital corrction and calibration circuit for a high-resolution CMOS pipelined A/D converter are proposed. The circuits were actually applied to a 12 -bit 4-stage pipelined A/D converter which was implemented in a 0.8${\mu}$m p-well CMOS process. The proposed digital correction logic is based on optimum multiplexer and two nonoverlapping clock phases resulting in a small die area snd a modular pipelined architecture. The propsoed digital calibration logic which consists of calibration control logic, error averaging logic, and memory can effectively perform self-calibration with little modifying analog functional bolcks of a conventional pipelined A/D conveter.

• 전자공학회논문지SC
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• 제40권1호
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• pp.19-29
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• 2003

본 논문에서는 기존의 방법과는 달리 4 단계의 보정 기법을 적용하여 미세한 적외선 (infrared : IR) 신호를 검출해내는 비냉각 적외선 센서 어레이를 위한 CMOS 신호 검출회로를 제안한다. 제안하는 신호 검출회로는 11 비트의 A/D 변환기 (analog-to digital converter : ADC)와 7 비트의 D/A 변환기(digital to-analog converter : DAC), 그리고 자동 이득 조절 회로 (automatic gain control circuit : AGC)로 구성되며, 비냉각 센서 어레이를 동작시키는 DC 바이어스 전류 성분, 화소간의 특성 차이에 의한 변화 성분과 자체 발열 (self-heating)에 의한 변화 성분을 포함하는 적외선 센서 어레이의 출력 신호로부터 미세한 적외선 신호 성분만을 선택적으로 얻어낸다. 제안하는 A/D 변환기에서는 병합 캐패시터 스위칭(merged-capacitor switching : MCS) 기법을 적용하여 면적 및 전력 소모를 최소화하였으며, D/A 변환기에서는 출력단에 높은 선형성을 가지는 전류 반복기를 사용하여 화소간의 특성 차이에 의한 변화 성분과 자체 발열에 의한 변화 성분을 보정할 수 있도록 하였다. 시제품으로 제작된 신호 검출회로는 1.2 um double-poly double-metal CMOS 공정을 사용하였으며, 4.5 V 전원전압에서 110 ㎽의 전력을 소모한다. 제작된 시제품으로부터 측정된 검출회로의 differential nonlinearity (DNL)와 integral nonlinearity (INL)는 A/D 변환기의 경우 11 비트의 해상도에서 ±0.9 LSB와 ±1.8 LSB이며, D/A 변환기의 경우 7비트의 해상도에서 ±0.1 LSB와 ±0.1 LSB이다.