• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.818-823
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• 2003

본 논문에서는 입력 매칭(input matching) BIST(Built-In Self-Test) 회로를 이용한 RF font end의 새로운 결함 검사방법을 제안한다. BIST 회로를 가진 RF front end는 1.8GHz LNA(Low Noise Amplifier: 저 잡음 증폭기)와 이중 대칭 구조의 Gilbert 셀 믹서로 구성되어 있으며, TSMC 0.25$\mu\textrm{m}$ CMOS 기술을 이용하여 설계되었다. catastrophic 결함 및 parametric 변동을 가진 RF front end와 결함을 갖지 않은 RF front end를 판별하기 위해 RF front end의 입력 전압 특성을 조사하였다. 본 방법에서는 DUT(Device Under Test: 검사대상이 되는 소자)와 BIST 회로가 동일한 칩 상에 설계되어 있기 때문에 측정할 때 단지 디지털 전자계와 고주파 전압 발생기만이 필요하며, 측정이 간단하고 비용이 저렴하다는 장점이 있다. BIST 회로가 차지하는 면적은 RF front end가 차지하는 전체면적의 약 10%에 불과하다. 본 논문에서 제안하는 검사기술을 이용하여 시뮬레이션해 본 결과 catastrophic 결함에 대해서는 100%, parametric 변동에 대해서는 약 79%의 결함을 검출할 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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• pp.1459-1462
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• 2001

혼성 신호 회로의 설계에 있어 저비용의 고효율 테스트 효율을 보장하기 위해 테스트의 노력은 계속되어 왔다. 특히 테스트를 고려한 BIST(built-in-self-test)설계 방법으로 발전해가고 있는 추세인데, 회로상에서 전체적인 테스트 용이도와 분석에 있어 보다 향상된 방법으로 접근할 수 있고 이러한 시스템에 대해 분석하는데 수월하게 할 수도 있다. 이 논문에서는 효과적인 테스트를 위한 방법을 위해 전압 검출기를 이용한 기준 전압 DC 테스트로써 테스트시간을 감소시키고 효과적인 고장 검출률을 갖는 BIST를 구현하는 것을 제안하였다. 즉 정상적인 회로와 고장회로에서의 동작에서 전압의 파이를 검출하는 회로를 하드웨어상으로 구성함으로써 비용과 시간등을 효과적으로 줄이는 방법을 제안하였다. 실험 결과에서는 기존의 BIST와 비교하여 향상된 것을 나타낸다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.47-58
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• 1999

급속한 프로세서 성능 향상에 따라 메인 메모리와의 속도차이를 극복하기 위해서 캐쉬메모리의 사용이 일반화 되었다. 일반적으로 내장된 캐쉬 블록의 메모리는 그 크기가 작기 때문에 테스트 관점에서 테스트 시간보다는 고장 검출률이 중요하다. 따라서 본 논문에서는 다양한 고장 모델을 테스트할 수 있는 테스트 알고리듬과 상대적으로 적은 오버헤드를 갖는 새로운 BIST(Built-In Self Test) 구조를 제안하였다. 새로운 동시 테스트 BIST 구조에서는 캐쉬제어 블록의 비교기를 태그 메모리 결과분석기로 사용한다. 이를 위한 비교기의 선행 테스트를 위해 변형된 주사사슬을 사용하여 테스트 클록을 감소하였다. 몇 개의 경계주사 명령어를 추가하여 내부 테스트 회로들을 제어할 수 있다. 새로운 메모리 테스트 알고리듬은 12N의 복잡도를 갖고 SAFs, AFs, TFs linked with CFs, CFins, CFids, SCFs, CFdyns 및 DRFs의 고장을 테스트할 수 있으며, 새로운 BIST 구조는 합성결과 기존의 동시 테스트 방법보다 약 11%의 오버헤드 감소가 가능하였다.

• 전자공학회논문지A
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• 제30A권1호
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• pp.64-72
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• 1993

본 논문에서는 RAM에서의 functional 고장인 PSF를 검출할수 있는 "알고리듬 마"를 제안한다. 이 알고리듬은 PSF의 형태를 한정시켜서 제한된 범위의 PSF(restricted PSF or neighborhood PSF)를 검출하는 것으로써 "알고리듬 마"는 SNPSF, PNPSF 및 일부의 ANPSF를 검출하며, 고전적인 고장인 stuck-at 고장 및 천이(transition)고장도 검출한다. 이 알고리듬의 시간 복잡도는 1536xP로써 P는 메모리블럭의 분할갯수를 나타낸다. 또한 "알고리듬 마"의 BIST scheme을 제안하였다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.55-62
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• 2012

메모리 설계 기술과 공정 기술의 발달은 고집적 메모리의 생산을 가능하게 하였다. 전체 Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 점점 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 이중 포트 메모리에 대한 테스트 중요성이 점점 증가하고 있다. 본 논문에서는 이중 포트 메모리를 위한 다양한 테스트 알고리즘을 지원하는 새로운 micro-code 기반의 programmable memory Built-In Self-Test(PMBIST) 구조를 제안한다. 또한 제안하는 알고리즘 명령어 구조는 March 기반 알고리즘과 이중 포트 메모리 테스트 알고리즘 등의 다양한 알고리즘을 효과적으로 구현한다. PMBIST는 테스트 알고리즘을 최적화된 알고리즘 명령어를 사용하여 최소의 bit으로 구현할 수 있어 최적의 하드웨어 오버헤드를 가진다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.29-35
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• 2010

본 논문에서는 내장된 자체 테스트 기법 (BIST, Built-In Self Test)을 적용 할 때 저전력 테스트가 가능한 패턴 생성기를 제안하였다. 테스트 시 WSA (Weighted Switching Activity)가 많이 발생하는 노드인 heavy nodes의 선택 알고리듬을 제안하였으며, heavy nodes에 천이를 발생시키는 입력부 곧 heavy inputs을 찾는 알고리듬을 나타내었다. 고장 검출율을 높이는 최적의 heavy nodes의 수를 결정하고 선택된 입력부에 변형된 LFSR의 출력을 인가하여 테스트 시 발생하는 천이를 줄였다. 제안하는 패턴 생성기는 몇 개의 AND 게이트와 OR 게이트를 LFSR에 추가하여 적은 하드웨어 오버헤드로 간단히 구현된다. ISCAS 벤치 회로에 적용한 실험을 통해 제시하는 방법이 기존의 기법에 비해 평균 소비 전력을 감소시키면서 고장 검출율을 상승시키는 것을 검증하였다.

• ETRI Journal
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• 제36권6호
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• pp.942-952
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• 2014

This paper presents a novel test point insertion (TPI) method for a pseudo-random built-in self-test (BIST) to reduce the area overhead. Recently, a new TPI method for BISTs was proposed that tries to use functional flip-flops to drive control test points instead of adding extra dedicated flip-flops for driving control points. The replacement rule used in a previous work has limitations preventing some dedicated flip-flops from being replaced by functional flip-flops. This paper proposes a logic cone analysis-based TPI approach to overcome the limitations. Logic cone analysis is performed to find candidate functional flop-flops for replacing dedicated flip-flops. Experimental results indicate that the proposed method reduces the test point area overhead significantly with minimal loss of testability by replacing the dedicated flip-flops.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.995-998
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• 2005

본 논문에서는 시스템 온 칩 (SoC, System-on-Chip) 트랜시버에 적용이 가능하며. 저잡음 증폭기(LNA, Low Noise Amplifier)를 위한 자동 보상 회로 (ACC, automatic compensation circuit)를 제안한다. 개발된 회로는 고주파 내부 자체 검사 (BIST, Built-In Self-Test) 회로, 커패시터 미러 뱅크 (CMB, Capacitor Mirror Banks)와 디지털 처리장치로 구성되어 있다. 자동 보상 회로는 LNA가 정상 동작을 하지 않을 때 SoC 트랜시버의 구성요소인 디지털 프로세서를 이용하여 LNA가 정상 동작을 하도록 자동적으로 조정하는 역할을 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.91_92
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• 2009

As the increasing integrity of VLSI, the BIST(Built-In Self Test) is used as an effective method to test chips. Generally the pseudo-random test pattern generation is used for BIST. But it requires too many test patterns when there exist random resistant faults. Therefore we propose a mixed test scheme which applies to the circuit under test, a deterministic test sequence followed by a pseudo-random one. This scheme allows the maximum fault coverage detection to be achieved, furthermore the silicon area overhead of the mixed hardware generator can be reduced.

• 전기학회논문지
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• 제60권4호
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• pp.796-800
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• 2011

As the increasing integrity of VLSI, the BIST(Built-In Self Test) is used as an effective method to test chips. Generally the pseudo-random test pattern generation is used for BIST. But it requires too many test patterns when there exist random resistant faults. Therefore we propose a mixed test scheme which applies to the circuit under test, a deterministic test sequence followed by a pseudo-random one. This scheme allows the maximum fault coverage detection to be achieved, furthermore the silicon area overhead of the mixed hardware generator can be reduced.