• 한국항행학회논문지
• /
• 제27권2호
• /
• pp.221-227
• /
• 2023

본 논문에서는 다중 PLUTO SDR 플랫폼을 활용하여 전력 송수신단이 서로의 위치 정보를 모르는 상황에서 타겟 디바이스(전력 수신단)의 위치 정보를 계산하여 수신단에 대한 빔 정렬이가능한 빔포밍 무선전력전송 테스트베드를 구현하였다. 구축한 테스트 베드를 기반으로 실험실 환경에서 실험을 진행하였으며 실험결과를 시뮬레이션 결과와 비교 분석하여 테스트베드가 효과적으로 구성되었는지 그리고 테스트베드의 성능 유효성을 확인하였다.

• 대한전자공학회논문지
• /
• 제27권5호
• /
• pp.699-708
• /
• 1990

This paper proposes two test procedures for detecting functional faults in semiconductor random access memories (RAM's) and a new testimg scheme to execute the proposed test procedures. The first test procedure detects stuck-at faults, coupling faults and decoder faults, and requires 19N operations, which is an improvement over conventional procedures. The second detects restricted patternsensitive faults and requires 69N operations. The proposed scheme uses Built-In Self Testing (BIST) techniques. The scheme can write into more memory cells than I/O pins can in a write cycle in test mode. By using the scheme, the number of write operations is reduced and then much testing time is saved.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제29권10호
• /
• pp.694-702
• /
• 2002

컴포넌트 기반 소프트웨어 개발(Component-Based Software Development : CBSD)로 만들어진 소프트웨어는 현재 개발자에 의해 새로 만들어진 컴포넌트들과 재사용되는 컴포넌트들의 '조립'으로 이루어진다. 본 논문에서는 이들을 각각 화이트박스 컴포넌트와 블랙박스 컴포넌트로 정의한다. 따라서 컴포넌트 조림에 의한 오류는 소프트웨어를 이루는 블랙박스 컴포넌트들과 화이트박스 컴포넌트들의 상호작용에 의해 발생한다. 본 논문은 이러한 조립 오류들을 테스트하는 방법을 제안하고, 엔터프라이즈 자바빈즈 아키텍쳐에서의 컴포넌트 조립 테스트에 적용한다. 본 기법은 화이트박스 컴포넌트의 특정 영역에만 오류를 삽입하여 테스트 케이스를 선정한다. 오류가 삽입되는 특정 영역은 컴포넌트 조립의 패턴들을 분석하석 선정되며, 이는 본 기법의 테스트 케이스가 높은 효율성을 갖도록 한다. 본 논문에서는 테스트 케이스의 효율성을 실험을 통해 평가하며, 나아가 컴포넌트 조립 테스트 기법의 자동화 방안을 제안한다.

• 정보처리학회논문지D
• /
• 제11D권4호
• /
• pp.855-864
• /
• 2004

정형적 명세를 이용하면 원시코드의 복잡함에 방해받지 않고 필요한 구현 정보를 테스트 프로그래머가 얻을 수 있다. 특히 웹 기반 소프트웨어는 정형적 명세로 시스템에 대한 외부 입력과 반응을 잘 나타낼 수가 있다. 이 논문에서는 정형적 명세를 이용하여 테스트 데이터를 추출하는 방법을 제안한다. 복잡하고 구성요소가 다양한 웹 어플리케이션의 기능을 Object-Z 정형 명세언어를 이용하여 핵심적으로 나타낸다. 정형 명세에서부터 상태모델을 구성하고 최상위 레벨의 STD에서 세부적으로 STD를 추가하여 테스트 시나리오를 추출하였다. 실험 대상은 보안과 정확성을 요하는 웹 뱅킹 시스템으로 정하고 계좌이체 과정의 테스트 데이터를 추출하였다. 제안한 방법은 사용기반 테스트 기법과 결합하여 웹 소프트웨어의 테스트 자동화에 중요한 요소가 될 것이다.

• 전자공학회논문지C
• /
• 제36C권2호
• /
• pp.14-25
• /
• 1999

인쇄 회로 보드 수준의 테스팅을 위해 제안된 IEEE 표준 1149.1은 보드상의 테스트 지점에 대한 제어용이도와 관측용이도를 향상시켜 보드의 테스트를 용이하게 해준다. 그러나, 경계 주사 환경에서는 테스트 입력과 테스트 결과에 따른 데이터가 하나의 주사 연결에 의해서 직렬로 이동된다. 이는 테스트 적용시간을 증가시키고 따라서 테스트에 드는 비용을 증가시킨다. 테스트에 소모되는 시간을 줄이기 위해 병렬로 다중주사 경로를 구성하는 방법이 제안되었다. 하지만 이는 여분의 입출력 핀과 내선을 필요로 한다. 더구나 IEEE 표준 1149.1은 주사 경로 상에 있는 IC들의 병렬 동작을 지원하지 않기 때문에 표준에 맞게 설계하기가 어렵다. 본 논문에서는 하나의 테스트 버스로 두 개의 주사 경로를 동시에 제안하는 다중 주사 경로 접근 알고리즘에 기초하여 적은 면적 오버헤드를 가지고 빠른 시간 내에 보드를 테스트할 수 있는 새로운 보드수준의 내장된 자체 테스트 구조를 구현하였다. 제안된 내장된 자체 테스트 구조는 두 개의 주사 경로에 대한 테스트 입력과 테스트 결과를 이동시킬 수 있으므로 테스트에 소모되는 시간을 줄일 수 있고 또한 테스트 입력의 생성과 테스트 결과의 분석에 소모되는 비용을 줄일 수 있다.

• 대한전자공학회논문지SD
• /
• 제47권8호
• /
• pp.29-35
• /
• 2010

본 논문에서는 내장된 자체 테스트 기법 (BIST, Built-In Self Test)을 적용 할 때 저전력 테스트가 가능한 패턴 생성기를 제안하였다. 테스트 시 WSA (Weighted Switching Activity)가 많이 발생하는 노드인 heavy nodes의 선택 알고리듬을 제안하였으며, heavy nodes에 천이를 발생시키는 입력부 곧 heavy inputs을 찾는 알고리듬을 나타내었다. 고장 검출율을 높이는 최적의 heavy nodes의 수를 결정하고 선택된 입력부에 변형된 LFSR의 출력을 인가하여 테스트 시 발생하는 천이를 줄였다. 제안하는 패턴 생성기는 몇 개의 AND 게이트와 OR 게이트를 LFSR에 추가하여 적은 하드웨어 오버헤드로 간단히 구현된다. ISCAS 벤치 회로에 적용한 실험을 통해 제시하는 방법이 기존의 기법에 비해 평균 소비 전력을 감소시키면서 고장 검출율을 상승시키는 것을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제39권7호
• /
• pp.74-80
• /
• 2002

SOC와 같은 VLSI 집적 회로는 기능적 이유 등으로 인해 다중 클락의 설계 기법을 필요로 한다. 테스트시 클락 오더링과 같은 문제의 효과적이지 못한 대응으로 인해 클락 도메인간의 전이에서 많은 오류들이 발생한다. 본 논문은 다중 클락 시스템에서의 새로운 자체 테스크 기법을 제시한다. 클락 스큐의 문제는 다중캡처의 동작으로 제거하며, 다른 클락 도메인간 혹은 같은 클락 도메인간의 테스트 모두를 동작속도에서 가능하게 한다.

• 대한전자공학회논문지SD
• /
• 제45권6호
• /
• pp.43-48
• /
• 2008

일반적으로 자체 테스트 동작은 입력 벡터들 사이에 상호 연관성이 없기 때문에 더 많은 전력을 소비하는 것으로 알려져 있다. 이러한 점은 회로에 손상을 유발할 뿐 아니라 배터리 수명에도 악영향을 미치기 때문에 반드시 해결되어야 할 과제 중 하나이다. 이를 위해 본 논문에서는 새로운 방식의 BIST(Built-In Self Test) 구조를 제안하여 테스트 동작에서의 천이를 감소시키고, 이를 통해 전력소모를 줄이고자 한다. 제안하는 구조에서는 LFSR(Linear Feedback Shift Register)을 통해 생성되는 pseudo-random 테스트 벡터가 스캔 경로로 들어가기 전에 3 bit씩 모아 더 적은 천이를 가지는 4 bit의 패턴으로 변형한다. 이러한 변형과 그에 대한 복원 과정은 기존의 스캔 BIST 구조에서 Bit Generator와 Bit Dropper라는 모듈을 추가하여 간단히 구현하였다. 제안하는 구조를 ISCAS'89 benchmark 회로에 적용한 결과 약 62%의 천이 감소를 확인하였고 이를 통해 제안하는 구조의 효율성을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제40권10호
• /
• pp.45-51
• /
• 2003

본 논문에서는 2-패턴 테스트를 고려한 스캔 기반 BIST 구조를 제안한다. 제안하는 BIST는 STUMPS 구조론 기반으로 하고 있다. STUMPS 구조는 테스트 생성기로 선형 귀환 시프트 레지스터(LFSR)를 사용하고, 응답 압축기로는 다중 입력 시프트 레지스터(MISR), 그리고 다중 스캔 패스 구성에는 시프트 레지스터 래치(SRL)을 사용한다. 제안하는 BIST 구조에서는 degenerate MISR이 SRL 채널을 구성하도록 하여, STUMPS 기법에 비하여 원래 회로에 부가되는 BIST 회로의 크기를 줄이고 전체 시스템의 성능에 거의 영향을 주지 않도록 한다. 클럭 당 테스트와 스캔 당 테스트가 모두 지원되는 구조로 설계되며, 특히 스캔 당 테스트에서 스캔 데이터의 회로에 대한 영향을 억제하여 회로의 전력 소모를 크게 줄일 수 있다. ISCAS 89 벤치마크 회로에 대한 실험 결과로부터, SRL 채널 내 데이터의 해밍 거리를 고려하여 제안된 BIST가 경로 지연 고장의 검출에도 적용될 수 있음을 확인한다.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제29권1_2호
• /
• pp.65-79
• /
• 2002

객체지향 프레임웍은 다수의 응용 소프트웨어의 개발에 반복적으로 재사용되므로 철저한 시험이 요구될 뿐만 아니라 재사용 시 확장된 프레임웍에 대해서도 추가적인 시험이 필요하다. 그런데 프레임웍은 개조, 합성된 확장 부위의 시험에 대한 제어와 관찰을 어렵게 하는 성질을 갖고 있다. 본 논문에서는 프레임웍을 개조, 확장하여 응용 프로그램을 구현할 때 발생할 수 있는 오류들이 시험을 통하여 효율적으로 발견될 수 있도록 프레임웍의 가변 부위에 테스터 컴포넌트들을 BIT(Built-in Test)로 내장하는 방법을 기술한다. 프레임웍에 이와 같이 내장된 테스터 컴포넌트들은 프레임웍의 시험 시 제어와 관찰을 용이하게 하여 프레임웍의 시험성을 높여준다. 여기서 제안된 방법으로 설계된 테스터 컴포넌트들은 시험대상 프레임웍의 확장 부위에 프레임웍 코드의 변경이나 간섭 효과가 없게 부착할 수 있고 필요에 따라 동적으로 탈착할 수 있다.