• 한국군사과학기술학회지
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• 제5권2호
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• pp.103-115
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• 2002

This paper describes the results on the design and implementation of large capacity cable checking system using I/O buffer method. The I/O buffer module which has feedback loops with input and output buffers is designed with logic gate in the VME board and controlled by MPC860 microprocessor. So this system can check a lot of cable at the same time with less size and less processing time than that of relay matrix method with the A/D converter. The size of the I/O buffer module can be variable according to the number of cable. And any type of cable can be checked even if the pin assignment of cable is changed.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.790-793
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• 2000

We have fabricated good quality superconducting YBa$_2$Cu$_3$$O_{7-x}$(YBCO) thin films on Hastelloy(Ni-Cr-Mo alloys) metallic substrates with CeO$_2$and BaTiO$_3$buffer layers in-situ by pulsed laser deposition in a multi-target processing chamber. YBCO film with CeO$_2$ single buffer layer shows T$_{c}$ of 71.64 K and the grain size less than 0.1 ${\mu}{\textrm}{m}$. When BaTiO$_3$is used as a single buffer layer, the grain size of YBCO is observed to be larger than that of YBCO/CeO$_2$by 200 times and the transition temperature of the film is enhanced to be about 84 K. CeO$_2$/BaTiO$_3$double buffer layer has been adopted to enhance the superconducting properties, which results in the enhancement of the critical temperature and the critical current density to be about 85 K and 8.4 $\times$ 10$^4$ A/cm$^2$ at 77 K, respectively mainly due to the enlargement of the grain size of YBCO film.ilm.

• 대한산업공학회지
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• 제16권2호
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• pp.81-89
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• 1990

Transfer pricing mechanism is applied to the problem of input buffer size in the context of interfacing a flexible manufacturing system with multiple following production lines. The size of the input buffers can be determined economically by using non-linear transfer pricing either in a decentralized organization or in a centralized organization. Under the certain conditions, input buffer size determined from this non-linear transfer pricing is more economical than the traditional economic lot size model. The benefit comes from transferring part of FMS' inventory to the following production lines. And this non-linear transfer pricing makes sense if the FMS' unit inventory holding cost is high enough.

• 한국결정성장학회지
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• 제10권1호
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• pp.36-41
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• 2000

본 실험에서는 D.C magnetron sputtering을 사용하여 Ni-Fe/Co-Fe/Mn-Ir/Cu/buffer/Si 다층박막의 교환이방성에 관하여 연구하였다. 일반적인 Ni-Fe/Mn-Ir/buffer(Cu)/Si의 다층박막 구조는 낮은 교환결합 자계에 의하여 강자성체를 완전히 고착시키지 못한다. 따라서 Ni-Fe/Mn-Ir/buffer/Si 다층박막의 $H_{ex}$를 증가시키기 위해 하지층으로 Cu/Ta을 사용하여 Mn-Ir막의 결정립 부피를 증가시키고 Ni-Fe.Mn-Ir계면에 Co-Fe을 삽입하여 반강자성체/강자성체 계면에서의 epitaxy 경향을 향상시켜 2배 이상의 $H_{ex}$의 증가를 얻을 수 있었다. 또한 ferromagnete/Mn-Ir/buffer/Si의 다층박막 구조에서는 Mn-Ir거 두께에 따른 He일 변화 거동은 Mn-Ir/ferromagnete/buffer/Si다층박막구조와는 다른데 이와 같은 이유는 적층순서에 따라서 반강자성체 결정립의 부피분포와 계면에서의 교환결합 에너지가 차이가 나기 때문인 것으로 사료된다.

• 한국콘텐츠학회논문지
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• 제5권5호
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• pp.248-254
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• 2005

기존의 버퍼 관리 방법은 TCP 트래픽의 "burstness" 특성으로 인해 손실 없는 전송만으로는 GFR이 요구하는 최소 전송률 보장과 공평성을 제공하기 어렵다. 본 논문에서는 GFR이 요구하는 최소 전송률 보장과 높은 공평성을 제공하기 위하여 기존의 버퍼관리 기법에 퍼지 이론을 적용한 버퍼관리 알고리즘을 제안하였다. 제안된 알고리즘은 태깅정보, 버퍼 점유량, VC의 부하정도로 구성된 세 개의 파라미터를 이용하여 패킷 폐기를 결정한다. 시뮬레이션 결과 MCR의 크기가 커질수록 제안된 알고리즘의 수율과 공평성이 우수하였으며, 스위치에서 버퍼의 크기 변화에서도 Double-EPD나 DFBA는 비슷한 성능을 보였고, 제안된 알고리즘은 좋은 수율과 공평성을 제공한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권2호
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• pp.683-701
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• 2012

IEEE 802.11 standard has achieved huge success in the past decade and is still under development to provide higher physical data rate and better quality of service (QoS). An important problem for the development and optimization of IEEE 802.11 networks is the modeling of the MAC layer channel access protocol. Although there are already many theoretic analysis for the 802.11 MAC protocol in the literature, most of the models focus on the saturated traffic and assume infinite buffer at the MAC layer. In this paper we develop a unified analytical model for IEEE 802.11 MAC protocol in ad hoc networks. The impacts of channel access parameters, traffic rate and buffer size at the MAC layer are modeled with the assistance of a generalized Markov chain and an M/G/1/K queue model. The performance of throughput, packet delivery delay and dropping probability can be achieved. Extensive simulations show the analytical model is highly accurate. From the analytical model it is shown that for practical buffer configuration (e.g. buffer size larger than one), we can maximize the total throughput and reduce the packet blocking probability (due to limited buffer size) and the average queuing delay to zero by effectively controlling the offered load. The average MAC layer service delay as well as its standard deviation, is also much lower than that in saturated conditions and has an upper bound. It is also observed that the optimal load is very close to the maximum achievable throughput regardless of the number of stations or buffer size. Moreover, the model is scalable for performance analysis of 802.11e in unsaturated conditions and 802.11 ad hoc networks with heterogenous traffic flows.

• 한국통신학회논문지
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• 제21권11호
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• pp.2828-2835
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• 1996

본 논문은 쉐이핑 기능에 기인한 셀 지연과 버퍼의 크기를 조정할 수 있는 한개의 임계 값을 가진 셀 간격 조정 알고리즘을 제안하고 리키버킷 알고리즘을 통과할 수 있는 가장 worst한 트래픽을 셀 간격 조정 알고리즘의 입력으로 가정하여 임계값의 위치에 따라 셀 간격 조정 알고리즘을 통과할 수 있는 트래픽 형태를 규정한다. 그리고 이 트래픽들이 스위치의 지연 및 버퍼 크기에 미치는 영향을 대해 기존의 다른 셀 간격 조정 알고리즘과 비교하였다. 그 결과 제안 알고리즘이 임계값이 없는 기존의 알고리즘보다 쉐이핑에 기인한 지연 및 출력 버퍼 크기를 임계 값에 따라 쉽게 조정할 수 있음을 보여 주었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1512-1515
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• 1987

The buffer circuit having minimum delay time is designed and analyzed in this paper. Considering the parasitic components of the MOS transistor, the optimal transistor size ratio between the individual buffer stages is presented. This paper's result is better than that of the Mead and Conway's analysis [1] with respect to both delay time and total area that buffer occupies.

• 한국컴퓨터정보학회논문지
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• 제16권2호
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• pp.1-8
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• 2011

NAND형 플래시 메모리는저전력, 저렴한 가격, 그리고 대용량 저장매체로 하드디스크 대용을 위하여 많은 연구가 이루어지고 있다. 특히 기존의 캐쉬 구조인 버퍼 시스템을 이용한 플래시 메모리의 성능향상 연구가 이루어지지만 대부분이 데이터 관련 연구이다. 따라서 본 연구에서는 기존의 캐쉬 구조의 버퍼를 이용한 고성능 명령어 플래시 메모리를 구현하였다. 제안된 명령어 플래시 메모리 시스템은 분기 명령어를 위한 시간적 버퍼(victim buffer), 명령어의 대표적인 특징인 순차적 인출을 위한 공간적 버퍼(spatial buffer)로 이루어져 있다. 즉, 제안된 명령어 플래시 메모리의 공간적 버퍼는 큰 페칭 크기를 가지므로 명령어의 순차적 인출에 효과적이며, 작은 페칭 크기를 가지는 시간적 버퍼는 공간적 버퍼에 참조된 명령어를 저장하게 되므로 다시 참조를 위한 분기 명령어에 효과적이다. 시뮬레이션 결과 평균 접근 실패율의 경우 미디어 응용군에 대해 4배 크기의 2-웨이 버퍼, 희생 버퍼, 그리고 2배 크기의 완전연관 버퍼에 비해 평균 77% 감소 효과를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.45-52
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• 2011

플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 최근 비트 당 가격이 저렴해지면서 NAND 플래시 기반의 SSD (Solid State Disk)가 기존 기계적 메커니즘의 HDD(Hard Disk Drive)를 대체할 새로운 저장 장치로 주목받고 있다. 특히 모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 NAND 플래시 컨트롤러의 면적과 입출력 핀 수가 채널 수 증가에 따라 증가하여 폼팩터 (form factor)에 직접적인 영향을 주게 된다. 본 논문에서는 NAND 플래시 채널 수와 인터페이스의 채널당 FIFO 버퍼 사이즈를 최적화하여 SSD 컨트롤러의 성능을 고려한 면적과 입출력 핀 수를 최소화하고 이를 폼팩터에 반영하는 방법을 제안한다. 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러에 대해서 실험을 통해 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시킬 수 있었고, 컨트롤러 전체 칩 면적으로는 채널 수 감소에 따른 채널별 컨트롤 블록과 입출력 핀 수 감소 등으로 인해 대략 40%정도 축소 가능할 것으로 예상된다.