• 전자공학회논문지C
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• 제36C권3호
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• pp.17-25
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• 1999

본 논문에서는 기존의 bit-serial 방식 곱셈기 및 나눗셈기의 하드웨어 부담을 줄이고 동일한 연산 사이 클 수를 갖는 새로운 bit-serial 방식의 곱셈기 및 나눗셈기 아키텍쳐를 제안한다. 제안하는 bit-serial 곱셈 및 나눗셈기 아키텍쳐는 부분곱 또는 부분나머지를 구하기 위해 레지스터 및 가감산기의 비트 수를 2배 확장하지 않기 때문에 기존의 아키텍쳐에 비해 하드웨어의 부담을 줄였다. 또한 덧셈/뺄셈과 Shift 연산을 동시에 수행하므로써 {{{{ { N}_{ } }}}} 비트 곱셈 및 나눗셈 연산에 각각 ,{{{{ { N}_{ } }}}},{{{{ { N}_{ } }}}}＋ 2 사이클을 소모하며 이는 기존의 아키텍쳐와 동일한 연산 사이클 수를 지원한다. 제안하는 bit-serial 곱셈기 및 나눗셈기 아키텍쳐는 SliM Image Processor에 적용하여 실제 칩으로 구현하였으며 그 성능을 입증하였다.

• 한국산업정보학회논문지
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• 제20권6호
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• pp.21-27
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• 2015

본 논문은 리눅스 환경에서 9비트 RS-232 통신에 필요한 패러티 모드 전환 방식을 사용할 때 발생하는 바이트 간 전송 지연증가 문제를 분석하고 해결책을 제시한다. 문자 전송방식인 RS-232통신에서 메시지의 시작을 나타내기 위하여 9비트통신을 하는 경우가 상당히 있다. 8 비트 문자통신을 기본으로 하는 통상의 리눅스에서는 9비트지원을 하기위해서는 패러티 모드를 변환하는 방법이 사용되는데, 실험결과 이때 OS 틱(tick) 수준의 지연이 발생하는 것을 확인하였다. 본 논문에서 지연의 원인이 드라이버에서 전송 FIFO 버퍼에 남은 데이터를 기다리는데 걸리는 시간의 최소단위를 OS 틱을 사용하기 때문인 것을 밝혀내었으며, 표준 리눅스 드라이버를 수정하여 패러티 모드전환 시간을 1ms 이내로 감소시켰다. 최근 다양한 시스템 통신 방식의 개발되었지만, 여전히 기존의 많은 표준 및 시스템이 RS-232 방식을 사용하여 9 bit 통신을 하고 잇는 경우에 리눅스 활용이 가능하게 되었다는 의미가 있다.

• 전자공학회논문지SC
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• 제40권6호
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• pp.48-57
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• 2003

본 논문에서는 가산기 기반 분산연산방식(Adder-Based DA)과 bit-serial방식을 적용한 8×l ID-IDCT프로세서를 제안하였다. 하드웨어 소모를 줄이기 위해 bit-serial 방식을 적용하고 동작 속도의 향상을 위해 분산연산 방식을 적용한다. 또한 계수식의 변환을 통해 하드웨어 구현의 규칙성과 크기를 줄일 수 있으며 동작 클럭수를 줄이기 위해 부호 확장 처리 방식을 제안한다. 합성결과 게이트 수는 총 17,504개가 사용되었고 이중에서 부호 확장처리단은 전체 구조에서 20.6%를 사용하게 된다. 짝수, 홀수 부분에서는 기존의 계수표현에서 non-zero 비트가 130개가되지만, 제안한 방식을 적용한 짝수와 홀수 부분에서의 non-zero 비트는 각각 28개와 32개로 54% 줄일 수 있었다. 또한 부호 확장 처리단의 제안함으로써 처리율은 2배가 향상되었고 설계한 IDCT 프로세서는 100㎒에서 50Mpixels/s의 처리율을 나타내었다.

• 전자공학회논문지
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• 제53권12호
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• pp.42-49
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• 2016

논문은 저면적 비트-직렬 두 최소값 생성기를 제안한다. Min-sum 복호 알고리즘을 적용한 LDPC 복호기에서 두 최소값 생성기가 가장 큰 하드웨어 복잡도를 가지기 때문에, 두 최소값 생성기의 저면적 구현이 매우 중요하다. 하드웨어 면적을 줄이기 위해 비트-직렬 방식의 LDPC 복호기가 제안되었다. 하지만 기존의 비트-직렬 방식의 생성기는 하나의 최소값만 찾을 수 있어 BER 성능이 감소되었다. 제안하는 생성기는 두 최소값을 모두 찾을 수 있어 BER 성능열화를 극복하고 저면적의 LDPC 복호기 구현이 가능하다. 또한 기존의 두 최소값 생성기들과 비교하여 면적-시간 복잡도에서 가장 좋은 성능을 보인다.

• 한국정보통신학회논문지
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• 제9권1호
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• pp.88-94
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• 2005

본 논문에서는 회전기의 위치에 대한 정보를 가지고 있는 Encoder와 정해진 경로(Serial Signal)를 통해 Data를 전송하거나 받고, DSP로 Data를 정해진 경로(Paralle Signal)를 통해 Data를 전송하거나 받는 기능을 가진 Receiver를 FPGA Design한 것이다. 동일 동작 Clock을 사용하지 않는 다른 System의 Serial Data 통신을 하는 경우, 새로운 헤더 검출 방법을 제시하여 Serial Data의 유효한 각 Bit의 정보를 얻기 위해서는 헤더 내의 Sync. Code를 해석하여 유효 Data의 길이를 찾을 수 있다. 또한 Receiver의 동작 주파수를 'clk_select' Port를 사용하여 내부 동작 주파수를 20MHz 또는 60MHz를 선택할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.119-122
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• 2007

본 논문에서는 모바일 폰 카메라의 프레임 단위 영상 신호 처리 과정에서 필요한 나눗셈 연산을 위한 나눗셈기 설계 방법을 제안한다. 나눗셈기의 내부 데이터 처리 방법에는 직렬 방식과 병렬 방식이 있다. 직렬방식은 실시간 연산이 가능한 반면에 많은 비교기와 Buffer Memory의 사용으로 인해 하드웨어 사이즈가 크다. 병렬방식은 실시간 연산을 할 수 없지만 하나의 비교기를 공유해서 연산함으로 직렬방식에 비해 하드웨어 크기를 줄일 수 있다. 이미지 처리를 위한 프레임 단위 연산은 실시간 연산을 필요로 하지 않으므로 하드웨어 자원으 효율성을 위해 직렬방식 나눗셈기를 적용한다. 입출력 조건을 동일하게 해서 병렬방식과 직렬방식의 나눗셈을 구현하여 하드웨어 크기를 비교 했을 때 동일한 동작 주파수에서 직렬방식의 나눗셈기가 병렬방식의 나눗셈기의 대락 1/8 정도의 하드웨어 크기를 가지는 것을 확인하였다.

• 한국통신학회논문지
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• 제16권7호
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• pp.651-662
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• 1991

공개키 암호화에 대한 지수계산 방법의 개선과 serial 통신선에 실용적으로 적용하는 방법을 제시한다. RSA 형의 암호화 및 복호화 회로에 사용하기 위한 고속 modular 곱셈 알고리즘을 개선하였다. 기존의 고석 modular 곱셈 알고리즘에서 비교 과정에 사용되는 control bit 값 선정을 개선하여 부분곱과 modular 값의 비교과정에서 오류가 발생되지 않도록 하였다. 이 개선된 알고리즘은 C언어를 사용하여 작성한 simulation program에 의한 simulation을 통하여 그 정상 동작을 확인하였다. 또한 computer간의 serial 통신선에서 입력되는 serial 통신선에서 입력되는 serial data를 sampling하여 이것을 RSA방식으로 암호화하여 송신하게 되고 수신측에서는 이의 역순으로 처리하며, 이 sampling 및 암호화에 Z80 miroprocessor를 중심으로 암호회로를 설계, 제작하였다.

• 한국정보전자통신기술학회논문지
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• 제4권4호
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• pp.278-285
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• 2011

본 논문에서는 DVB-S2 표준안에서 권고되고 있는 irregular LDPC 부호의 다양한 부호화율에서 부호화 방식 및 복호화 방식에 대해 살펴보고 이에 대한 성능분석을 하였다. 또한 이의 구현에 있어서 효율적인 메모리 할당 및 이에 따른 구현 방법에 대해 연구하였다. LDPC 복호기를 구현하는 방안에는 직렬, 부분병렬, 완전병렬 방식이 있으며, 부분병렬방식이 하드웨어 복잡도와 복호속도를 절충하는 방안이다. 따라서 본 논문에서는 부분병렬 구조를 기반으로 하는 LDPC 복호기의 메모리 설계에서 효율적인 체크노드, 비트노드, LLR 메모리의 구조를 제안하고저 한다.

• 대한전자공학회논문지TC
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• 제43권1호
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• pp.121-126
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• 2006

본 논문은 9.6kbps 무선 통신용 DSSS CDU방식의 모뎀을 설계 및 제작하였다 개발된 모뎀은 마이크로프로세서에서 신호를 주고받을 수 있도록 범용 인터페이스를 제공한다. 인터페이스는 8비트 데이터버스와 칩 Enable, R/W, 및 인터럽트 핀으로 구성하였다. 송신은 먼저 외부로 8비트 병렬 데이터를 받아 시리얼 데이터로 변환하고 모뎀 내부에서 8 비트 PN-code를 생성하여 Direct Sequence 방식으로 데이터를 76.Bkcps로 확산하여 전송한다 그리고 송수신기의 동기를 위해 8비트 훈련시퀀스를 데이터 프레임 헤드에 첨부하였다. 수신기의 경우 수신된 76.8kcps의 확산된 데이터에서 먼저 PN코드 동기를 찾아낸 후 훈련시퀀스를 이용하여 데이터 동기를 얻어낸다. 이를 위해 Early and Late방식을 이용하였다. 본 논문의 모뎀은 Xilinx FPGA 보드로 구현 및 검증된 후 Hynix $0.25{\mu}m$ CMOS 공정을 이용하여 ASIC 칩으로 제작되었으며, DSSS를 이용한 다중사용자 방식을 사용하였다.

• 정보보호학회논문지
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• 제17권1호
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• pp.33-39
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• 2007

유한체 상의 곱셈기는, 오류제어부호, 암호 시스템, 디지털 신호처리 등과 같은 여러 분야에서 기본적인 구성 요소로 사용되고 있다. 그러므로 효율적인 구조를 갖는 유한체 상의 곱셈기를 설계하면 전체적인 시스템의 성능을 대폭 향상시킬 수 있다. 본 논문에서는 기존의 직렬 유한체 곱셈기에 비해 짧은 지연시간을 갖는 새로운 직렬 곱셈기 구조를 제안하였다. 제안한 곱셈기는 유한체의 곱을 표현하는 다항식을 여러 개로 분리한 다음, 이 다항식들을 동시에 처리하는 방식을 사용하여 직렬 곱셈기의 속도를 향상시켰다. 이 곱셈기는 유한체 $GF(2^m)$의 표준기저 상에서 동작하며, 기존의 직렬 곱셈기보다는 짧은 지연시간에 결과를 얻을 수 있고, 병렬 곱셈기보다는 적은 하드웨어로 구현할 수 있다. 제안한 곱셈기는 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다.