• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 B
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• pp.1196-1198
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• 2004

This paper represents the improvement of floating point operation for AC servo motor controller based on fixed point operation DSP. TMS320F2812 has fixed point operation processing structure. The controller parameters are modified to the digitized data by scaling the original parameters. TMS320F 2812 is a 32-bit processor, and it could have enough accuracy to got the digitized data this procedure is implemented and the experiments controling a AC servo system.

• 한국산학기술학회논문지
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• 제12권5호
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• pp.2291-2293
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• 2011

본 논문에서는 유연성 있는 신호처리 방법으로 디지털 로직을 컴퓨터 논리연산 명령으로 구성하여 외부에서의 입력신호에 대응하는 논리연산의 결과를 입출력 채널을 통해 외부로 출력해 줄 수 있는 드라이브에 관한 연구이다. 이는 Decoder IC Multiplexer & Demulti Plexer, 기본 로직 IC 등의 가상구현 및 BIT출력이 가능한 디지털 신호원으로서의 기능이 가능하며 일반 산업체에서 유용하게 사용될 수 있으리라 사료된다.

• 한국정보전자통신기술학회논문지
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• 제7권3호
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• pp.126-131
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• 2014

본 논문에서는 웨이블릿 변환을 통하며 QRS complex를 검출 하며, 32비트 고정 소수점 연산이 가능한 프로세서에도 동작하도록 알고리즘 최적화 기법을 제시한다. 먼저 입력 ECG 신호를 밴드 패스 필터를 통과 시키고, 3개의 서로 다른 웨이블릿 함수를 하나로 병합한 웨이블릿 함수를 이용하여 웨이블릿 변환을 하며, 다음으로 시간 평균 함수를 뒤에 마지막으로 QRS complex를 검출 한다. 제안 알고리즘은 MIT-BIH arrhythmia database에 적용하여 검증한다. 모든 과정은 32비트 고정 소수점 연산으로 구현되며, 삼각함수 같은 복잡한 연산은 테이블화 하였다. 검출 알고리즘은 컴퓨터 시뮬레이션을 통해 평가 한다.

• 전자공학회논문지A
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• 제32A권9호
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• pp.142-151
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• 1995

The trend of compact size, light weight, low power consumption in the portable telecommunication equipments demands large scale integration and low voltage operation of chips and the minimization of the number of the components in the telecommunication terminal. According to the trend, existing chip components are modulized and are integrated as a part into a bigger chip. This paper is about the development of the peripheral units of micro-controller for mobile telecommunication terminal. Peripherals consist of DMA controller, Interrupt controller, timer, watchdog timer, clock generator, and power management unit. They are designed to be integrated with EU(Execution Unit) and BIU(Bus Interface Unit) into a 16 bit micro-controller which will be used as a core of an ASIC for next generation digital mobile telecommunication terminal. At first, whole block of the micro-controller was described by VHDL behavioral model and simulated to verify its overall operation. Then, watchdog timer, clock generator and power management unit were directly synthesized by using VHDL synthesis tool. Rest of the pheriperal units were designed and simulated by using Compass Design Tool.

• 한국인터넷방송통신학회논문지
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• 제14권1호
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• pp.15-21
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• 2014

반도체 공정 기술의 발달로 인하여 프로세서 내에 적재할 수 있는 캐쉬 메모리의 용량은 증가하였지만 높은 트랜지스터 집적율은 프로세서를 소프트 에러에 대해 더 취약하게 만들었으며, 이는 설계 고려사항 중 신뢰성의 비중이 점점 더 높아짐을 의미한다. 이러한 취약성을 극복하기 위하여 캐쉬 메모리의 데이터에 대한 다양한 신뢰성 기법이 제안되었으나, 태그 비트에 대한 연구는 제한적이다. 본 연구는 캐쉬 메모리 중 태그 비트에 대해 Temporal Locality 특성을 만족하지 않는 write-back 동작에 대한 보호율을 분석하고, 이를 극복할 수 있는 방안을 제안한다. 실험을 통해 제안된 기법으로 기존의 write-back에 대한 보호율을 59.0%에서 76.8%까지 성능 저하 없이 증가시킬 수 있다.

• Journal of Communications and Networks
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• 제18권4호
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• pp.619-628
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• 2016

This paper describes a theoretical framework for rate allocation to maximize the power efficiency of overall heterogeneous wireless networks whose users are assumed to have multihoming capabilities. Therefore, the paper first presents a power consumption model considering the circuit power and radio transmission power of each wireless network. Using this model, two novel power efficient rate allocation schemes (PERAS) for multihoming services are proposed. In this paper, the convex optimization problem for maximizing the power efficiency over wireless networks is formulated and solved while guaranteeing the required quality of service (QoS). Here, both constant bit rate and variable bit rate services are considered. Furthermore, we extend our theoretical framework by considering the sleep-operation management of wireless networks. The performance results obtained from numerical analysis reveal that the two proposed schemes offer superior performance over the existing rate allocation schemes for multihoming services and guarantee the required QoS.

• 정보과학회지
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• 제1권1호
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• pp.75-79
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• 1983

現代 컴퓨터의 연산장치(Arithmetic unit)의 design을 하는데 있어서 가장 중요하게 요구점점되는 點은 계산의 속도(Computational speed)와 計算의 정확성 (Computational accuracy)이라고 보겠다. 여기서는 정보처리기(Information processor)로서 또는 非數理的인 연산(Non-numeric operation)을 위한 도구로서 보다는 數理的 연산(Arithmetic)을 수행하는 도구로서의 컴퓨터 연산에 限해서만 論하고자 한다. 대개의 경우 기계를 고안하는 사람들은 계사의 속도에 對해서는 특별한 관심을 갖고 그러한 목적에 맞는 기계를 만들어 낼려고 하지만 數値의 정 확성(Numerical accuracy)에 對해서ㅡ 등한시했던 경우가 많았다고 보겠다. 그러 나 이 두 條件 즉 빠른 속도 틀림없는 정확성을 同時에 충족 시키고자 하는 것이 기계 고안자들의 理想 목포가 되는 것은 사시링다. 여기에 수반도는 문제는 제작 비를 고려하지 않을 수 없다는 것이다. 정화하고 빠른 operation을 할 수 있는 기 계는 너무 비싼 제작비가 들기 때문에 사용목적에 적절하게 두 문제를 절충하여 고려하는 것이 일반적이라 하겠다. 初期의 컴퓨터는 한 Word(Computer Word)로 서 36개의 bit를 사용한 것이 많았다고 본다. 그러나 1961년 4月 Tennessee에서 Oak Riage National Laboratory와 The Society for Industril and Applied Mathematics 후원하에 일주일에 걸친 국제회의가 열렸었는데 거기 모인 거의 모 든 學者들이 앞으로의 과학 연구용 컴퓨터(Scientific Computer)의 한 Word의 길 이는 적어도 48bit 이상으로 증가시켜야 된다는데 의견을 모았었다고 한다. 이제 rounding error의 성향(begavior)을 알아보기 위한 간단한 例를 들어 봄으로써 이 글을 쓰는 동기으 일면을 대신하고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.778-781
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• 2007

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA 프로세서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트 * 32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128 비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적곱셈 연산기를 구현하였다. 구현된 누적곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA 프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.53-58
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• 2008

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.1-5
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• 2010

본 논문에서는, SONOS 소자에서의 일반적인 CHE(Channel Hot Electron) 주입 방법과 기판 순바이어스를 이용한 새로운 전자 주입 방법의 프로그램 효율성에 대해 직접 비교하였다. 기존의 CHE 주입 방법과 비교해서, 새로운 전자 주입 방법은 낮은 구동전압, 빠른 프로그램 속도 등의 특성을 포함하여 높은 프로그램효율을 보였으며, 또한 드레인 영역에서의 순방향 읽기와 역방향 읽기의 문턱전압 차이가 1 V 가량 발생한다는 점에서 국소 주입 동작이 가능함을 확인하였다. 이렇게 제안된 전자주입 방법은 차세대 나노 크기 멀티-비트 SONOS 소자의 동작에 매우 유용하게 사용될 것으로 기대된다.