Abstract
Due to the development of manufacturing technology scaling, more transistors can be placed on a cache memories of a processor. However, processors become more vulnerable to the soft errors because of highly integrated transistors, the reliability of cache memory must consider seriously at the design level. Various researches are proposed to overcome the vulnerability of soft error, but researches of tag bit are proposed very rarely. In this paper, we revaluate the reliability improvement technique for tag bit, and analyse the protection rate of write-back operation, which is a typical case of not satisfying temporal locality. We also propose the methodology to improve the protection rate of write-back operation. The experiments of the proposed scheme shows up to 76.8% protection rate without performance degradations.
반도체 공정 기술의 발달로 인하여 프로세서 내에 적재할 수 있는 캐쉬 메모리의 용량은 증가하였지만 높은 트랜지스터 집적율은 프로세서를 소프트 에러에 대해 더 취약하게 만들었으며, 이는 설계 고려사항 중 신뢰성의 비중이 점점 더 높아짐을 의미한다. 이러한 취약성을 극복하기 위하여 캐쉬 메모리의 데이터에 대한 다양한 신뢰성 기법이 제안되었으나, 태그 비트에 대한 연구는 제한적이다. 본 연구는 캐쉬 메모리 중 태그 비트에 대해 Temporal Locality 특성을 만족하지 않는 write-back 동작에 대한 보호율을 분석하고, 이를 극복할 수 있는 방안을 제안한다. 실험을 통해 제안된 기법으로 기존의 write-back에 대한 보호율을 59.0%에서 76.8%까지 성능 저하 없이 증가시킬 수 있다.
