In this paper, we studyed the variables in the design of multichip memory modules with 4M$\times$1bit DRAM chips to construct high capacity and high speed memory modules. The configuration of the module was 8 bit, 16 bit, and 32 bit DRAM modules with employing 0.6 W, 70 nsec 4M$\times$1 bit DRAM chips. We optimized routing area and wiring density by performing the routing experiment with the variables of the chip allocation, module I/O terminal, the number of wiring, and the number of mounting side of the chips. The multichip module was designed to be able to accept MCM-L techiques and low cost PCB materials. The module routing experiment showed that it was an efficient way to align chip I/O terminals and module I/O terminals in parallel when mounting bare chips, and in perpendicular when mounting packaged chips, to set module I/O terminals in two sides, to use double sided substrates, and to allocate chips in a row. The efficient number of wiring layer was 4 layers when designing single sided bare chip mounting modules and 6 layers when constructing double sided bare chip mounting modules whereas the number of wiring layer was 3 layers when using single sided packaged chip mounting substrates and 5 layers when constructing double sided packaged chip mounting substrates. The most efficient configuration was to mount bare chips on doubled substrates and also to increase the number of mounting chips. The fabrication of memory multichip module showed that the modules with bare chips can be reduced to a half in volume and one third in weight comparing to the module with packaged chips. The signal propagation delay time on module substrate was reduced to 0.5-1 nsec.
본 논문에서는 VBR로 부호화된 복수 개의 지면 민감 서비스를 고속 망으로 제공하기 위한 새로운 다중화 방식을 제안한다. 본 논문의 주된 목표는 다중화 되는 각 비트 스트림에 부여되는 지연 제한 조건을 유지하고 또한 다중화되어 전송될 때 망 자원의 이용률을 개선하는데 있다. 이와 같은 목표를 위해, 각 비트 스트림에 부여된 지연 조건을 만족시키는 동적인 알고리즘을 제안한다. 제안된 알고리즘은 각 비트 스트림의 상관 관계가 매우 높다고 가정을 하고, 이 가정을 바탕으로 스트림 단위의 시간적 평균화와 동시에 다중화되는 복수 개의 스트림 간에 공간적인 다중화 효과를 이용한다. 본 논문에서 제안된 방식은 모의 실험을 통하여 첨두율과 시변화 계수에 있어서 뛰어난 성능을 보임을 확인할 수 있다.
본 논문에서는 인지 화질을 고려하기 위해 S-JND 모델 기반의 율 제어 알고리즘을 제안한다. 제안하는 율 제어 알고리즘은 인간이 가지는 시각 시스템의 특징을 반영하기 위하여 시각적 민감도와 시각적 관심도를 동시에 반영할 수 있도록 제작된 S-JND (Saliency-Just Noticeable Difference) 모델을 사용한다. 율 제어 알고리즘을 통해 비트를 분배하는 과정에서 픽쳐 내에 존재하는 각 CTU (Coding Tree Unit)가 가지는 S-JND threshold를 구한다. 각 CTU의 threshold는 적응적으로 적절한 비트를 분배하는데 사용되고, 따라서 제안하는 비트 분배 모델은 인지 화질을 향상 시킬 수 있다. 제안하는 방법의 성능 검증을 위해서 제안하는 방법을 HM 16.9에 구현하였으며, CTC (Common Test Condition) RA (Random Access), Low-delay B와 Low-delay P의 경우에 Class B와 Class C 영상들에 대해 실험 하였다. 실험 결과, 제안하는 방법은 기존 율 제어 알고리즘 대비 평균 2.3%의 비트율이 감소했고 BD-PSNR은 약 0.07dB 향상이 있었으며 비트 정확도 또한 0.06% 정도 증가하였다. DSCQS (Double Stimulus Continuous Quality Scale) 방법으로 측정한 결과, 제안하는 방법은 기존 방법 대비 0.03 MOS (Mean Opinion Score) 향상을 보였다.
본 논문에서는 대용량 스토리지를 공유하는 스토리지 클러스터 시스템에서 스냅샷 생성 이후 발생하는 쓰기 연산의 성능 저하를 해결하는 매핑 테이블 기반의 스냅샷 기법을 제안한다. 대용량 공유 스토리지 클러스터 시스템의 스냅샷 기법은 몇 가지 심각한 성능상의 문제점을 갖는다. 첫째 스냅샷 생성 시 스냅샷 매핑 테이블을 복사하는 기간동안 대상 저장 장치에 대해 모든 호스트의 접근 및 서비스가 중지된다. 둘째 스냅샷 시점의 데이타의 유지를 위해 수행되는 Copy-on-Write(COW) 이후에 발생하는 데이타 블록의 변경은 COW의 수행 여부의 판단을 위해 스냅샷 매핑 블록에 대한 추가적인 디스크 I/O의 요구로 쓰기 연산의 성능이 저하된다. 셋째 스냅샷 삭제 수행 시에도 COW가 수행되었는지 판단하기 위한 매핑 블럭에 대한 추가적인 디스크 I/O가 요구되어 동시 수행되는 I/O 연산의 성능 저하를 가져온다. 제안한 스냅샷 기법에서는 최초 할당 비트(FAB: First Allocation Bit)와 스냅샷 상태 비트(SSB: Snapshot Stautus Bit)를 매핑 엔트리에 도입하여 기존 스냅샷 기법이 갖는 문제점들을 해결하였다. 스냅 샷 생성시 대상 저장 장치에 대한 I/O의 중단 없이 데이타의 일관성을 보장한다. 또한 쓰기 연산 수행 시 COW의 수행 여부 판단을 원본 매핑 엔트리의 FAB와 SSB를 이용하여 스냅샷 매핑 블록에 대한 추가적인 I/O를 없앤다. 동일한 방법으로 삭제 시의 COW 수행 여부 판단을 처리하여 성능을 향상시킨다. 원본 매핑 엔트리의 SSB를 통해 할당을 해제하는 방식으로 성능을 향상시키는 스냅샷 수행 기법에 대해 설계하고 구현한다.
본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다.
본 논문에서는 7 kHz 대역폭을 가지는 새로운 16 kbps 광대역 음성 압축기를 제안한다. 제안하는 압축기는 QMF (Quadrature Mirror Filter)를 사용하여 입력 신호를 하위 밴드와 상위 밴드로 분리하고, 하위 밴드는 AMR (Adaptive Multi Rate)음성 압축기를 이용하여 압축하고 상위밴드는 G.722.1 광대역 음성 압축기를 기반으로 새로운 압축기를 개발하여 압축한다. 특히 입력신호의 성질에 따라 상위 밴드와 하위 밴드에 할당되는 비트수를 다르게 함으로써 고정적으로 비트를 할당하는 음성 압축기보다 향상된 압축 성능을 제공하고, 웨이블릿 변환을 이용하여 상위 밴드 신호의 압축 성능을 향상시켰다. 주관적 방법으로 제안된 음성 압축기의 성능을 측정하였으며, 다양한 입력신호에 대하여 제안한 16 kbps음성 압축기가 G.722 48 kbps SB-ADPCH보다 우수한 성능을 가지는 것을 할인하였다.
본 논문에서는 시분할 반이중 릴레이 통신 시스템을 위한 추정 후 전달 (EF: Estimate and Forward) 릴레이 프로토콜을 제안한다. 기존의 EF 릴레이 프로토콜은 릴레이와 수신국 간 채널 상태가 좋을 때 적용할 수 있는 방식으로 릴레이의 위치가 송신국으로 이동할수록 성능 저하가 크다. 그러나 본 논문에서 제안하는 EF 릴레이 프로토콜은 릴레이에서의 양자화 및 송신국-릴레이 간의 전력 배분 등과 같은 동작 파라미터가 채널 상태 및 변조 차수에 따라 가변적으로 정해지므로 모든 릴레이 위치에 대해 기존의 방식에 비해 낮은 전송 오류율을 보이며 릴레이가 수신국으로부터 멀리 떨어져 있는 경우에도 낮은 전송 오류율을 보인다. 따라서 본 논문에서 제안하는 방식은 릴레이의 위치가 수시로 변하는 이동 릴레이 시스템에 적합하다. 한편, 제안된 방식이 기존의 방식에 비해 모든 릴레이 위치에서 낮은 전송 오류율을 보임을 모의실험을 통해 확인하였다.
본 논문에서는 주관적 화질 기반의 비트 분배를 수행하는 율 제어 알고리즘을 수행하는 HEVC (High Efficiency Video Coding) 부호화 방법을 위한 연구를 진행하였다. 본 논문은 이러한 단점을 해소하고자 율 왜곡 최적화 시의 화질 측정에서 주관적 화질을 고려할 수 있는 율 제어 알고리즘을 통한 HEVC 부호화 방법을 제안한다. 제안하는 방법은 영상을 하나의 CTU 마다 인지 시각적 중요도를 측정하여, 이를 이용하여 픽쳐 단위, CTU 단위에의 비트 분배 시 적응적인 분배를 수행한다. 본 논문에서 제안하는 방법은 HEVC 참조 소프트웨어 16.9 버전 대비 CTC (Common Test Condition) Class B 영상에서 평균적으로 BD-rate 3.12%의 성능향상과 BD-PSNR의 0.08dB 향상 및 목표 비트율에의 비트 정확도 0.07% 증가를 보였다. 또한 주관적 화질 측정 결과도 기존 HEVC의 참조 소프트웨어에 적용된 율 제어 알고리즘 대비 DSCQS 스케일에서 평균 0.16 향상된 것을 확인하였다.
본 논문에서는 스마트그리드 환경에서 적용되고 있는 ZigBee 무선 통신 환경의 주소 지정 방식과 라우팅 알고리즘의 성능을 향상시키기 위한 새로운 좌표 값 알고리즘을 제안하였다. 기존 $Cskip$ 알고리즘을 이용한 분산 주소 할당 기법의 낭비되는 주소공간의 문제를 해결하기 위해 (x,y,z) 3개의 좌표 축을 제안하여 16bit 주소공간을 분할하여 사용한다. 각 노드에서 라우팅 시 좌표 값을 이용하여 적은 비트별 연산이 수행되며 멀티 홉을 감소시킬 수 있다. 이에 대한 성능 분석으로 제안한 알고리즘은 수학적 분석 모델을 사용하였고 ZigBee 무선 통신 환경의 계층적 라우팅에서 사용하는 경로 벡터를 사용하여 센서 노드의 멀티 홉 카운트 결과를 도출하였다. 수학적 분석 결과 ZigBee 분산 주소 할당 기법과 기존 알고리즘에 비해 평균 멀티 홉의 수가 감소함으로써 에너지 효율이 향상됨을 입증하였다.
본 논문에서는 예측오차의 분포와 비트할당표를 이용하여 계산량을 줄이는 방법으로 직접 2차원 WHT를 계산한 다음 상수행렬을 곱함으로써 2차원 DCT 를 계산하는 방법을 제안하였다. 이 2차원 고속 DCT 알고리즘은 곱셈이 마지막 단계에 집중되어 있으며, 따라서 변환계수 중에서 양자화 과정에서 제외되는 변환계수의 수에 비례하여 계산량을 줄일 수 있는 특징이 있다. 계산량 비교를 위하여, 예측오차에 대한 비교할당표에 할당된 DCT계수만을 구하고자 할 때의 계산량을 산출한 결과, 제안한 방식은 변환부호화에 할당된 화소당 평균 비트율이 0.6비트 이하일 때, 기존의 알고리즘 중에서 가장 계산량이 적은 고속 DCT 알고리즘 보다 계산량이 적게 되어, 변환부호화의 계산량 감축에 기여할 수 있음을 확인하였다.
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[게시일 2004년 10월 1일]
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