• 센서학회지
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• 제22권6호
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• pp.421-427
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• 2013

In this paper, we introduce a new synchronous visible light communication system in which the synchronizing pulse and the data bits are simultaneously transmitted using a 3-level light signal. In the transmitter, the synchronizing pulse and the data bits modulate independently two identical visible LEDs, whose output lights add in free space, make 3-level optical signal. In the receiver, a photodiode detects the light and generates a 3-level output voltage, whose positive and negative part correspond to the synchronizing pulse and the data bits, respectively. The two signals are easily separated and recovered by a simple diode circuit. This configuration provides two independent VLC channels without any multiplexing technique, simplifies the circuit design and construction of synchronous VLC systems.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.755-757
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• 2009

Since the research of advanced terrestrial digital multimedia broadcasting system is still in progress, and in our previous paper, in which we introduced how to combine one conventional transmitted symbol with two additional bits to form a new symbol transmission, the bit error performance of LP bits is not realizable, because even we implemented the turbo code to protect the LP bits transmission, to obtain a certain good bit error probability, the value of $E_b/N_0$ cost highly. In this paper, we modified the composition of low-priority symbol and high-priority symbol, and through the system presented in previous paper we get a better simulation result of the LP symbol transmission.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권7호
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• pp.3778-3793
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• 2019

Image steganography is one of the key types of steganography where a message to be sent is hidden inside the cover image. The most commonly used techniques for image steganography rely on LSB steganography. In this paper, a novel image steganography technique based on blocks matrix determinant method is proposed. Under this method, a cover image is divided into blocks of size $2{\times}2$ pixels and the determinant of each block is calculated. The comparison of the determinant values and corresponding data bits yields a delicate way for the embedment of data bits. The main aim of the proposed technique is to ensure concealment of secret data inside an image without affecting the cover image quality. When the proposed steganography method is compared with other existing LSB steganography methods, it is observed that it not only provides higher PSNR, lower MSE but also guarantees better quality of the stego image.

• 정보보호학회논문지
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• 제12권3호
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• pp.95-102
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• 2002

Interactive hashing은 Naor, Ostrovsky, Venkatesan, Yung〔1〕에 의해 소개된 프로토콜로 주어진 스트링 크기 t비트에 대해 t-1번의 라운드 복잡도(round complexity)와 $t^2$-1 비트의 전송 복잡도(communication complexity)를 가진다. 본 논문은 t를 나누는 m에 대해서 t/m-1번의 라운드 복잡도와 $t^2$/m - m 비트의 전송 복잡도를 갖는 NOVY 프로토콜보다 효율적으로 확장된 Interactive hashing 프로토콜을 제안하고 그 안전성을 증명한다.

• Steel and Composite Structures
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• 제44권1호
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• pp.141-154
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• 2022

This paper describes the experimental and numerical investigation on circular and octagonal CFDST short columns under concentric loading to study their responses to various internal circular steel tube sizes by the constant cross-sectional dimensions of the external circular and octagonal steel tube. The non-linear finite element analysis of circular and octagonal CFDST columns was executed using the ABAQUS to forecast and compare the axial behavior influenced by the various sizes of internal circular steel tubes. The study shows that the axial compressive strength and ductility of circular and octagonal CFDST columns were significantly influenced by inner steel tubes with the strengths of constituent materials.

• 인터넷정보학회논문지
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• 제14권1호
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• pp.15-22
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• 2013

WAVE 시스템은 IEEE 802.11p표준으로 지능형 교통시스템 서비스에 응용되는 새로운 개념 및 차량 통신 기술이다. 또한 WAVE 시스템은 도로상의 트래픽의 효율과 안전을 높인다. 그러나 WAVE 시스템의 OFDM 모듈레이션에서 스크램블러 비트 연산 알고리즘은 하드웨어나 소프트웨어 측면에서 병렬 처리가 불가능하므로 효율성이 떨어지게 된다. 본 논문에서는 스크램블러의 비트 연산으로 64비트 행렬 테이블을 구성하는 알고리즘과 64비트 행렬 테이블과 입력 데이터를 병렬 연산하는 알고리즘을 제안하였다. 제안한 알고리즘은 64비트 행렬 테이블을 적용하여 실행한 결과 비트연산 스크램블러보다 1회와 10000회 처리 속도는 약 40.08%-40.27%가 향상되고, 초당 처리 횟수는 468.35회 더 수행할 수 있고, 32비트 스크램블러보다 1회와 10000회 처리 속도는 약 7.53%-7.84%가 향상되고, 초당 처리 횟수는 91.44회 더 수행할 수 있다. 따라서 64비트로 연산하는 스크램블러 알고리즘은 64비트를 처리할 수 있는 CPU를 사용한다면 32비트 스크램블러보다 40% 이상 성능을 향상시킬 수 있다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 정보처리학회논문지D
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• 제10D권6호
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• pp.1059-1066
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• 2003

본 논문에서는 전자상거래 시스템에서의 보안 문제를 해결하기 위해 신용카드 조회 시스템을 설계하고 구현하였다. 전자 상거래시 PC에서 신용카드 조회기를 사용하면 키보드 입력 없이 신용카드 조회기에서 신용카드를 읽어 신용카드 결재를 수행한다. 새로운 신용카드 조회 시스템은 신용카드 조회기 내부의 칩에서 공유키 기반으로 신용카드 정보를 즉시 암호화하여 호스트 시스템에 보냄으로써 키보드 해킹 위험에서 안전하다는 장점이 있다. 신용카드 조회 시스템의 암호화/복호화를 위해 quotient ring 에 기반한 행렬 연산을 사용하였으며, 암호화의 안전성을 위해 모든 암호 대상 데이터에 대해 서로 다른 암호 행렬을 생성하는 방법을 제시하고, 서로 다른 암호 행렬을 구성하기 위해 요구되는 암호키의 크기 및 행렬의 크기를 산출하였다. 신용카드 결재를 위하여는 소량(0.1KB) 의 데이터가 요구되므로, 암호키의 크기가 128bits만 되어도 역행렬을 고려한 $2{\times}2$ 행렬의 경우 좋은 성능을 보이는 것으로 분석되었다. 신용카드 조회 시스템을 인증용으로 사용하기 위하여는 0.5KB 이상의 데이터가 필요하므로, 암호키의 크기가 256bits 이상에서 $2{\times}2$ 행렬의 경우 좋은 성능을 보이는 것으로 분석되었다. 신용카드 조회 시스템을 인증용으로 사용하기 위하여는 0.5KB 이상의 데이터가 필요하므로, 암호키의 크기가 256bits 이상에서 $2{\times}2$ 행렬의 경우 좋은 성능을 보이는 것으로 분석되었다. 신용카드 조회 시스템을 인증용으로 사용하기 위하여는 0.5KB 이상의 데이터가 필요하므로, 암호키의 크기가 256bits 이상에서 $2{\times}2$ 행렬이나 $3{\times}3$ 행렬을 사용하면서 역행렬을 고려하는 것이 좋은 것으로 분석되었다.

• 전자공학회논문지
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• 제54권6호
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• pp.30-39
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• 2017

본 논문은 디지털영역에서의 평균화 기법을 이용한 cyclic ADC의 디지털 보정기법을 제안한다. 제안하는 보정기법은 1.5비트 MDAC의 커패시터 부정합으로 인해 발생하는 ADC의 비선형성을 보정한다. 부정합을 지니는 커패시터로 이루어진 1.5비트 MDAC은 이상적인 1.5비트 MDAC의 레지듀 플롯(residue plot)에 대해 대칭적인 레지듀 플롯을 지닌다. 커패시터 부정합을 지니는 1.5비트 MDAC의 고유한 레지듀 플롯은 대칭적인 아날로그-디지털 전달함수로 반영된다. 이상적인 아날로그-디지털 전달함수에 대해 대칭적인 두 아날로그-디지털 전달함수를 평균화함으로써, 비선형성이 보정된 아날로그-디지털 전달함수를 얻을 수 있다. 해당 아날로그-디지털 전달함수 평균화의 구현을 위해, 본 논문의 12비트 cyclic ADC는 1.5비트 MDAC의 동작 모드를 2개로 정의한다. 해당 cyclic ADC는 MDAC을 첫 번째 동작모드로 동작시킴으로써, 비선형성을 지니는 12.5비트 출력 코드를 획득한다. 샘플링 된 동일한 입력 아날로그 전압에 대해, MDAC을 두 번째 동작모드로 동작시킴으로써, cyclic ADC는 비선형성을 지니는 또 다른 12.5비트 출력 코드를 획득한다. 각 MDAC의 동작모드에 의해 발생하는 아날로그-디지털 전달함수는 이상적인 아날로그-디지털 전달함수에 대해 대칭적이기 때문에, 앞서 획득한 두 개의 비선형성을 지니는 12.5비트를 평균화함으로써, 비선형성이 보정된 최종 12비트 출력 코드를 획득할 수 있다. 제안하는 디지털 보정기법과 12비트 cyclic ADC는 $0.18-{\mu}m$ CMOS 공정을 이용하여 full-custom 형식으로 구현되었다. 측정된 SNDR(ENOB)와 SFDR은 각각 65.3dB(10.6비트 ENOB)와 71.7dB이다. 측정된 INL과 DNL은 각각 -0.30/+0.33LSB와 -0.63/+0.56LSB이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1025-1028
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• 1998

Hardware to implement the parallelized Floating-point rounding algorithm is described. For parallelized additions, we propose an addition module which has carry selection logic to generate two results accoring to the input valuse. A multiplication module for parallelized multiplications is also proposed to generate Sum and Carry bits as intermediate results. Since these modules process data in IEEE standard Floatingpoint double precision format, they are designed for 53-bit significands including hidden bits. Multiplication module is designed with a Booth multiplier and an array multiplier.