• The Journal of the Korea Contents Association
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• v.7 no.2
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• pp.92-99
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• 2007

This paper presented a low power design of a 32bit block cypher processor reduced from the original 128bit architecture. The primary purpose of this research is to evaluate physical implementation results rather than theoretical aspects. The data path and diffusion function of the processor were reduced to accommodate the smaller hardware size. As a running example demonstrating the design approach, we employed a modified ARIA algorithm having four S-boxes. The proposed 32bit ARIA processor comprises 13,893 gates which is 68.25% smaller than the original 128bit structure. The design was synthesized and verified based on the standard cell library of the MagnaChip's 0.35um CMOS Process. A transistor level power simulation shows that the power consumption of the proposed processor reduced to 61.4mW, which is 9.7% of the original 128bit design. The low power design of the block cypher Processor would be essential for improving security of battery-less wireless sensor networks or RFID.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.11
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• pp.2093-2099
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• 2016

This paper describes a design of crypto-processor that supports multiple block cipher algorithms of PRESENT, ARIA, and AES. The crypto-processor integrates three cores that are PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES), and AES-16b. The PRmo core implementing 64-bit block cipher PRESENT supports key length 80-bit and 128-bit, and four modes of operation including ECB, CBC, OFB, and CTR. The AR_AS core supporting key length 128-bit and 256-bit integrates two 128-bit block ciphers ARIA and AES into a single data-path by utilizing resource sharing technique. The AES-16b core supporting key length 128-bit implements AES with a reduced data-path of 16-bit for minimizing hardware. Each crypto-core contains its own on-the-fly key scheduler, and consecutive blocks of plaintext/ciphertext can be processed without reloading key. The crypto-processor was verified by FPGA implementation. The crypto-processor implemented with a $0.18{\mu}m$ CMOS cell library occupies 54,500 gate equivalents (GEs), and it can operate with 55 MHz clock frequency.

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 2006.07a
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• pp.634-634
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• 2006

• Proceedings of the Korea Information Processing Society Conference
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• 2015.10a
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• pp.613-616
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• 2015

최근 스마트폰 기기의 보급 및 소셜 서비스 산업의 고도화로 인해, 빅데이터가 등장하였다. 한편 빅데이터에서 효율적으로 정보를 분석하는 대표적인 플랫폼으로 하둡이 존재한다. 하둡은 클러스터 환경에 기반한 우수한 확장성, 장애 복구 기능 및 사용자가 기능을 정의할 수 있는 맵리듀스 프레임워크 등을 지원한다. 아울러 하둡은 개인정보나 위치 데이터 등의 민감한 정보를 보호하기 위해 Kerberos를 통한 사용자 인증 기법을 제공하고, HDFS 압축 코덱을 활용한 AES 코덱 기반 데이터 암호화를 지원하고 있다. 그러나 하둡 기반 소프트웨어를 사용하고 있는 국내 기관 및 기업은 국내 ARIA 데이터 암호화를 적용하지 못하고 있다. 이를 해결하기 위해 본 논문에서는 하둡을 기반으로 ARIA 암호화를 지원하는 HDFS 데이터 암호화 기법을 제안한다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.21 no.2
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• pp.149-156
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• 2011

In the recent years, power analysis attacks were widely investigated, and so various countermeasures have been proposed. In the case of block ciphers, masking methods that blind the intermediate values in the en/decryption computations are well-known among these countermeasures. But the cost of non-linear part is extremely high in the masking method of block cipher, and so the countermeasure for S-box must be efficiently constructed in the case of AES, ARIA and SEED. Existing countermeasures for S-box use the masked S-box table to require 256 bytes RAM corresponding to one S-box. But, the usage of the these countermeasures is not adequate in the lightweight security devices having the small size of RAM. In this paper, we propose the new countermeasure not using the masked S-box table to make up for this weak point. Also, the new countermeasure reduces time-complexity as well as the usage of RAM because this does not consume the time for generating masked S-box table.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2006.06a
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• pp.159-163
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• 2006

1999년 P.Kocher에 의해 전력분석공격에 대한 연구결과가 발표된 이후, 부채널 공격에 의한 많은 암호장치들의 취약성 및 대응방법들에 대한 연구가 이루어지고 있다. 지금까지 제안된 대응방법중 마스킹 기법이 소프트웨어적으로 구현하는데 가장 효율적이다. 하지만, 최근 마스킹이 적용될 AES에 대한 효율적인 2차 DPA 공격결과가 발표되었다. 본 논문에서는 마스킹이 적용된 국가표준암호 ARIA를 대상으로 2차 DPA 공격을 성공적으로 수행하였다.

• International Journal of Internet, Broadcasting and Communication
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• v.8 no.1
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• pp.42-52
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• 2016

In this paper, we propose the 16-bits optimization design of the ARIA block-cipher algorithm for embedded systems with 16-bits processors. The proposed design adopts 16-bits XOR operations and rotated shift operations as many as possible. Also, the proposed design extends 8-bits array variables into 16-bits array variables for faster chained matrix multiplication. In evaluation experiments, our design is compared to the previous 32-bits optimized design and 8-bits optimized design. Our 16-bits optimized design yields about 20% faster execution speed and about 28% smaller footprint than 32-bits optimized code. Also, our design yields about 91% faster execution speed with larger footprint than 8-bits optimized code.

• Proceedings of the IEEK Conference
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• 2006.06a
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• pp.629-630
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• 2006

This paper presented a hardware implementation of ARIA, which is Korean standard block ciphering algorithm. In this work, we proposed a improved architecture based on pipeline structure and confirmed that the design operates in a clock frequency of 101.7MHz and in throughput of 957Mbps in Xilinx FPGA XCV-1600E.

• Proceedings of the KAIS Fall Conference
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• 2010.05a
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• pp.77-80
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• 2010

일반적인 메일 시스템은 제 3자의 악의적인 목적으로 메일의 내용을 열람했을 경우 모든 내용이 그대로 노출 된다는 위험성을 내포하고 있다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 ARIA를 이용한 메일 암호시스템을 제안한다. 제안한 암호시스템은 메일 내용을 송 수신 하는 쌍방 간의 합의된 비밀 키로 암 복호화하여 악의적인 의도로 메일에 접근했을 경우에도 비밀 키가 노출되지 않는 한메일 내용을 알 수 없도록 설계하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.11a
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• pp.30-31
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• 2022

지속되는 팬데믹과 함께 비대면 시대가 개막 되었다. 따라서 사람과 사람사이 접촉을 최소화 하면서, 동시에 생활과 작업의 효율을 보장하는 시스템에 대한 수요가 사회의 이슈로 떠오르게 되었다. 이런 시대적 배경에 발 맞춰 회사생활 또한 급속한 변화를 이루어내고 있다. 그중에서 컴퓨터 비전과 그래픽스 기술의 눈부신 발전과 함께 온라인과 가상공간에서 업무를 보려고 하는 시도가 좋은 대안으로 세간의 주목을 받고 있다. 본 논문에서는 가상공간에서 미팅을 진행 할 수 있는 가상 온라인 미팅 시스템과 이런 시스템을 구성하는데 제일 중요한 과제인 실감 3차원 아바타를 생성하는 방법을 제안한다.