• 전기전자학회논문지
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• 제2권2호
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• pp.309-315
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• 1998

본 논문에서는 광대역 종합 통신망 응용을 위한 8b 52 MHz CMOS 서브레인징 (subranging) A/D 변환기 (analog-to-digital converter : ADC)를 제안한다. 제안된 A/D 변환기는 새로운 방식의 동작 순서 기법을 사용하여 기존의 이중 채널 서브레인징 A/D 변환기 동작에 존재하는 홀딩 시간 (holding time)을 제거함으로써 신호 처리 속도 (throughput rate)를 50 % 향상시켰다. 또한, 하위 비트 A/D 변환기에서의 잔류 전압처리에 인터폴레이션 (interpolation) 기법을 이용하여 A/D 변환기의 비교기에 사용되는 프리앰프의 수를 50 % 수준으로 줄임으로써 면적을 감소시켰다. 시제품 A/D 변환기는 0.8 um n-well double-poly double-metal CMOS 공정으로 제작되었고, 측정 결과, 5 V 전원 전압과 52 MHz 샘플링 주파수에서는 230 mW, 3 V 전원 전압 및 40 MHz 샘플링 주파수에서는 60 mW의 전력을 각각 소모한다.

• 센서학회지
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• 제27권1호
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• pp.31-35
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• 2018

This paper describes a low-power, SNDR (signal-to-noise and distortion ration) enhanced SAR (successive approximation register) type 12b ADC (analog-to-digital converter) with noise shaping technique. For low power consumption and small chip size of the DAC (digital-to-analog converter), the top plate sampling technique and the dummy capacitor switching technique are used to implement 12b operation with a 10b capacitor array in DAC. Noise shaping technique is applied to improve the SNDR by reducing the errors from the mismatching of DAC capacitor arrays, the errors caused by attenuation capacitor and the errors from the comparator noise. The proposed SAR ADC is designed with a $0.18{\mu}m$ CMOS process. The simulation results show that the SNDR of the SAR ADC without the noise shaping technique is 71 dB and that of the SAR ADC with the noise shaping technique is 84 dB. We can achieve the 13 dB improvement in SNDR with this noise shaping technique. The power consumption is $73.8{\mu}W$ and the FoM (figure-of-merit) is 5.2fJ/conversion-step.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.160-165
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• 2009

A 12b 2 MS/s cyclic ADC processing 3.3 Vpp single-ended rail-to-rail input signals is presented. The proposed ADC demonstrates an offset voltage less than 1 mV without well-known calibration and trimming techniques although power supplies are directly employed as voltage references. The SHA-free input sampling scheme and the two-stage switched op-amp discussed in this work reduce power dissipation, while the comparators based on capacitor-divided voltage references show a matched full-scale performance between two flash sub ADCs. The prototype ADC in a $0.18{\mu}m$ 1P6M CMOS demonstrates the effective number of bits of 11.48 for a 100 kHz full-scale input at 2 MS/s. The ADC with an active die area of $0.12\;mm^2$ consumes 3.6 m W at 2 MS/s and 3.3 V (analog)/1.8 V (digital).

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.73-77
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• 2003

This paper presents a high-speed algorithmic analog-to-digital converter (ADC), which is based on gray coding. The realization method makes use of a two-input maximum circuit to provide a high-speed operation and a low-distortion in the transfer characteristic. The proposed ADC based on the CMOS integrated circuit technique is simple and suitable for implementing a highresolution ADC. The performances of the proposed circuit were studied using the PSPICE analog simulation program. The simulation-results verifying the circuit performances are agreed with the expected values.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.13-20
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• 2008

본 논문에서는 1.8YV 12-bit 10MSPS CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC 는 12-bit의 고해상도를 구현하기 위해 even folding 기법을 이용한 Folding/Interpolation 구조로 설계하였다. ADC의 전체 구조는 2단으로 구성된 Folding/Interpolation 구조로써, 각각의 folding rate (FR)은 8을 적용하였고, interpolation rate (IR)은 $1^{st}$ stage 에서 8, $2^{nd}$ stage 에서 16을 적용하여 설계함으로써 고해상도를 만족시키기 위한 최적의 구조를 제안하였다. 또한 SNR 을 향상시키기 위하여 Folding/Interpolation 구조 자체를 cascaded 형태로 설계하였으며, distributed track and hold를 사용하였다. 제안하는 ADC는 $0.18{\mu}m$ 1-poly 4-metal n-well CMOS 공정을 사용하여 제작되었다. 시제품 ADC 는 측정결과 10MSPS 의 변환속도에서 약 46dB의 SNDR 성능특성을 보이며, 유효 칩 면적은 $2000{\mu}m{\times}1100{\mu}m$의 면적을 갖는다.

• 한국통신학회논문지
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• 제34권6C호
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• pp.561-570
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• 2009

임펄스 기반의 초광대역 통신 기술은 이론적으로 근거리에서 고속의 데이터 전송과 고해상도의 거리 인지 및 무선 측위가 가능하다는 장점을 가지고 있지만 이러한 기능들을 수행하기 위해서는 우선적으로 고속의 ADC(Analog to Digital Convertor)가 요구되며 특히, 시간 기반의 무선 측위 기법을 적용할 경우 더욱 그러하다. 그러나 현실적으로 GHz 이상의 고속의 ADC는 매우 고가이기 때문에 본 논문에서 목표로 하는 저비용을 고려한 저속의 무선 개인 영역 네트워크 (Low Rate - Wireless Personal Area Network; LR-WPAN)에서는 부적합하다. 따라서 본 논문에서는 저속의 ADC로 고정밀의 무선 측위가 가능한 주파수 영역에서 계산의 복잡도가 낮은 AR(Auto Regressive) 모델을 기반으로한 레인징 기법을 소개하고, 아날로그 단에서 주파수 변환을 위해 카운터를 이용한 VCO(Voltage Control Oscillator) 방식의 non-coherent 기반의 수신 구조를 제안한다. 제안된 기법에 대한 성능을 검증하기 위해서 IEEE 802.15.4a TG에서 제시한 채널 모델을 적용하였으며 시뮬레이션 결과로부터 제안된 레인징 및 측위 방안의 우수성을 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.504-510
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• 2015

This paper presents a power and area efficient SAR ADC for multi-channel near threshold-voltage (NTV) applications such as neural recording systems. This work proposes a split dual-capacitive-array (S-DCA) structure with shifted input range for ultra low-switching energy and architecture of multi-channel single-ended SAR ADC which employs only one comparator. In addition, the proposed ADC has the same amount of equivalent capacitance at two comparator inputs, which minimizes the kickback noise. Compared with conventional SAR ADC, this work reduces the total capacitance and switching energy by 84.8% and 91.3%, respectively.

• ETRI Journal
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• 제32권1호
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• pp.154-156
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• 2010

Oscillation-based testing of analog-to-digital converters represents a viable option for low-cost built-in self-testing in mixed-signal design. While numerous papers have addressed implementation issues, little attention has been paid to the measurement accuracy. In this letter, we highlight an inherent measurement uncertainty which has to be considered when deriving the parameters from the oscillation frequency.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.465-471
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• 2023

본 논문은 CMOS Image Sensor(CIS)에 사용되는 single-slope ADC(SS-ADC)의 노이즈와 출력의 지연을 개선한 비교기 구조를 제안한다. 노이즈와 출력의 지연 특성을 개선하기 위해 비교기의 첫 번째 단의 출력 노드와 두 번째 단의 출력 노드 사이에 커패시터를 삽입하여 miller effect를 이용한 비교기 구조를 설계하였다. 제안하는 비교기 구조는 작은 capacitor를 이용하여 노이즈와 출력의 지연 및 layout 면적을 개선하였다. Single slop ADC에서 사용되는 CDS 카운터는 T-filp flop과 bitwise inversion 회로를 사용하여 설계하였고 전력 소모와 속도가 개선되었다. 또한 single slop ADC는 analog correlated double sampling(CDS)와 digital CDS를 함께 동작하는 dual CDS를 수행한다. Dual CDS를 수행함으로써 fixed pattern noise(FPN), reset noise, ADC error를 줄여 이미지 품질이 향상된다. 제안하는 comparator 구조가 사용된 single-slope ADC는 0.18㎛ CMOS 공정으로 설계되었다.