• 융합신호처리학회논문지
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• 제15권4호
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• pp.169-175
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• 2014

NG-SDH 시스템은 광케이블 통하여 연결된 네트워크이다. 네트워크 동기제어기는 광전송시스템에서 데이터 동기에서 필수적이다. 본 논문에서 SOPC(system on a programmable chip) 설계 기술을 활용하여 네트워크 동기제어기를 설계한다. 설계를 위해 Altera사의 FPGA를 활용하고, FPGA안에는 32Bit CPU, DPRAM(dual port ram), 디지털 입출력포트, 송신 및 수신 프레이머, 위상차 검출기 등이 포함되어있다. 설계된 네트워크 동기제어기는 ITU-T G. 813에서 권고하는 동기기준(일시적인 응답에서의 MTIE, 원더 특성시 MTIE 및 TDEV, Holdover시 MTIE)을 만족함을 확인할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.111-112
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• 2011

본 논문에서는 FPGA를 이용하여 SPWM 펄스파형을 구현 했다. 이 파형을 구현하기 위해서 삼각파와 정현파의 비교는 MATLAB을 사용하였고, 비교로 인해서 구해진 파형의 값으로 MAX-PLUS II의 설계를 통해 SPWM 파형을 구현했다. FPGA는 Altera ACEX EP1K100QC208-3N를 모터는 MITSUBISHI AC SERVO MOTOR HC-KFS053를 사용하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.855-858
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• 1999

In this paper, we present a FPCA implementation of IDEA algorithm. Target technology is Altera FLEX 10K FPCA. The correctness of the implementation is verified by the timing simulation with max+plus II.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.81-88
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• 2004

본 논문에서는 차세대 디지털 방송규격인 지상파 DM용 Outer 인코더/디코더를 설계하고 ALTERA의 FPGA를 이용하여 구현하고 검증하였다. 인코더 부분에서는 입력되는 MPEG-2 TS 패킷(188바이트)으로부터 비트 시리얼 알고리즘을 이용한 RS(Reed-Solomon) 인코더를 이용해 패리티 바이트(16바이트)를 생성하고 군집에러를 효과적으로 수정하기 위해 콘볼루션 인터리버를 구현해 데이터를 분산 출력 시켰다. 디코더 부분에서는 인코더에서 송신된 데이터에서 DMB에 적합한 동기 바이트 검출하는 알고리즘을 제시하였으며, RS디코더는 수정된 유클리드 알고리즘을 적용하여 회로구성을 간략화 하였다. 본 시스템은 하나의 패킷에서 최대 8바이트의 에러를 수정할 수 있고, C언어를 이용하여 알고리즘을 검증하고 VHDL로 작성하였으며, FPGA 칩 상에서 회로를 검증하였다.

• 대한의용생체공학회:의공학회지
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• 제22권3호
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• pp.285-291
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• 2001

In this paper, we designed two preprocessing adaptive filter - high pass filter and notch filter - using FPGA. For minimizing the calculation load of multi-channel and high-resolution ECG system, we utilize FPGA rather than digital signal processing chip. To implement the designed filters in FPGA, we utilize FPGA design tool(Altera corporation, MAX-PLUS II) and CSE database as test data. In order to evaluate the performance in terms of processing time, we compared the designed filters with the digital filters implemented by ADSP21061(Analog Devices). As a result, the filters implemented by FPGA showed better performance than the filters based on ADSP21061. As a consequence of examination, we conclude that FPGA is a useful solution in multi-channel and high-resolution signal processing.

• 융합신호처리학회논문지
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• 제5권4호
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• pp.333-337
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• 2004

본 논문은 IEEE 802.11a 무선 LAN 규격을 OFDM을 적용한 5GHz 기저 대역의 송 수신부 모뎀을 설계하고 FPGA로 실현하였다. 고속 데이터 전송시 발생하는 심벌간 간섭(ISI)을 제거하기 위하여 Normalized LMS 알고리듬을 적용한 단일탬 등화기를 사용하여 제거하였고, 또한 반송파 주파수 옵셋 알고리듬을 이용하여 채널간 간섭(ICI)을 제거하였다. 송ㆍ수신기간의 전송은 에러없이 정확히 전송되어짐을 시뮬레이션을 통하여 입증하였으며, 또한 타이밍 시뮬레이션 결과 최대 동작주파수는 20.3MHz로 IEEE 802.11a 무선 LAN 방식의 동작속도를 만족하였다. 그리고 설계시 DSP와 EMB(Embedded Memory Block)블록을 사용하여 레지스터의 수를 상당히 줄일 수 있었다. 모뎀 설계는 VHDL를 이용하여 설계하고 Altera사의 Stratix EPIS25FC672 FPGA Chip을 사용하여 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.903-906
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• 2009

본 연구에서는 임베디드 시스템, 특히 블루투스 베이스밴드에서 사용이 가능한 고속 직렬 포트 인터페이스를 설계하였다. 인터페이스는 ARM 프로세서를 응용할 수 있는 AMBA APB에 호환될 수 있도록 설계하였으며, 8비트 형태로 외부 디바이스와 코프로세서 간 데이터와 명령을 전송할 수 있다. 오류 정정을 위하여, CRC를 적용하였고 멀티미디어 카드를 위한 인터페이스도 제공하였다. 설계한 직렬 포트 인터페이스는 자동합성하여 P&R을 수행하였다. 결과물은 Altera FPGA로 구현하였으며 25MHz에서 정상동작하였다.

• 한국항행학회논문지
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• 제21권4호
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• pp.386-393
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• 2017

칩을 개발하는 과정에서 설계된 칩의 검증을 위해 FPGA (field programmable gate array)를 많이 이용한다. FPGA에 다운로드 된 회로를 검증하기 위해서는 FPGA로 데이터를 입력해야 한다. PC와 외부 보드를 통한 칩과의 통신을 위한 많은 방식이 있지만 가장 간단하고 쉬운 방법은 범용 비동기화 송수신기 (UART; universal asynchronous receiver/transmitter)를 이용한 방식이다. 최근 대부분의 회로는 AMBA (advanced microcontroller bus architecture) 버스에 연결되도록 설계되어 있다. 즉, 설계된 회로를 검증하기 위해서는 UART를 거친 후에 AMBA 버스를 통해 데이터를 전달해야 한다. AMBA 버스도 최근에 버전 4.0까지 거치면서 다양한 버전이 존재하는데 간단히 테스트를 하기 위한 용도로는 APB (advanced peripheral bus)가 적합하다. 본 논문에서는 UART-to-APB 인터페이스를 위한 회로를 설계하였다. Verilog HDL을 이용하여 설계된 회로는 Altera Cyclone FPGA에서 구현되었고, 최대 380 MHz의 속도에서 동작이 가능하였다.

• 한국통신학회논문지
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• 제32권3C호
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• pp.297-305
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• 2007

본 논문에서는 주요 영화사들로 구성된 DCI(Digital Cinema Initiatives)에 의해 디지털 시네마를 위한 영상 압축 표준으로 제정된 Motion JPEG2000 부호화기를 FPGA를 타겟으로 구현하였다. JPEG2000의 주요 구성요소인 리프팅-기반의 DWT(Discrete Wavelet Transform)와 EBCOT(Embedded Block Coding with Optimized Truncation)의 Tier 1을 하드웨어로 구현하였고, Tier 2과정은 소프트웨어로 구현하였다. 디지털 시네마를 위해 입력 영상의 크기(tile size)는 최대 $1024\times1024$까지의 고해상도를 지원할 수 있도록 하였고, 실시간성을 보장하기 위해 3개의 엔트로피 부호화기를 사용하였다. Verilog-HDL을 이용하여 하드웨어로 구현했을 경우 Altera사의 Stratix EP1S80에서 32,470 LE (logic element)에 해당하는 자원을 사용하면서 FPGA에 사상되었고, 150Mhz의 주파수에서 안정적으로 동작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.196-198
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• 2003

본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 암호 표준인 Rijndael 암호 알고리듬을 하드웨어로 구현한다. 효율적인 연산을 위해 라운드를 2개의 부분 라운드로 나누고 부분라운드 간에 파이프라인을 사용하였으며, 1 라운드 연산 시 평균적으로 5 클럭이 소요된다. AES-128 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현 후 성능을 분석하였다. 구현된 AES-128 암호 알고리듬은 암호화시 최대 166 Mhz의 동작 주파수와 약 424 Mbps의 암호율을 가지고 복호화시 최대 142 Mhz의 동작 주파수와 약 363 Mbps의 복호율을 얻을 수 있었다.