• 한국통신학회논문지
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• 제26권6B호
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• pp.727-735
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• 2001

본 논문은 8-VSB Advanced Digital TV용으로 사용할 수 있도록 ATSC(Advanced Television Standard Committee)의 규약을 만족시키도록 구현한 Reed Solomon 디코더에 대하여 기술한다. 구현된 RS Decoder는 공유된 Tree 구조의 Arithmetic 블록을 사용하여 종래의 기술보다 더 효율적인 연산기 구조를 제안하였으며 빠른 에러 탐지와 정정 시간으로 인한 FIFO의 사용갯수와 Latency Time을 크게 감소시킨 개선된 구조를 제안한다. 일반적으로 2N+A만큼의 Latency Time과 FIFO 개수를 N+A 만큼으로 감소시켰다. 이 RS 디코더는 Verilog HDL로 설계되었고 Synopsys Design Compiler에 의해 합성되었다.

• 정보통신설비학회논문지
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• 제9권2호
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• pp.56-67
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• 2010

Optical fiber subscriber receive communication system is a core technology of multimedia home networks because it provides the high-level quality of data and services. This paper executes an analysis and research on this communication systems and presents the theoretical background for the purpose of understanding the optical communication system principal and explaining signal process flows to divide each block for the implementing ASIC design.

• Journal of Positioning, Navigation, and Timing
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• 제4권3호
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• pp.115-122
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• 2015

Global Positioning System (GPS) is used in various fields such as communications systems, transportation systems, e-commerce, power plant systems, and up to various military weapons systems recently. However, GPS receiver is vulnerable to jamming signals as the GPS signals come from the satellites located at approximately 20,000 km above the earth. For this reason, various anti-jamming techniques have been developed for military application systems especially and it is also required for commercial application systems nowadays. In this paper, we proposed a dual-channel Global Navigation Satellite System (GNSS) RF ASIC for digital pre-correlation anti-jam technique. It not only covers all GNSS frequency bands, but is integrated low-gain/attenuation mode in low-noise amplifier (LNA) without influencing in/out matching and 14-bit analogdigital converter (ADC) to have a high dynamic range. With the aid of digital processing, jamming to signal ratio is improved to 77 dB from 42 dB with proposed receiver. RF ASIC for anti-jam is fabricated on a 0.18-μm complementary metal-oxide semiconductor (CMOS) technology and consumes 1.16 W with 2.1 V (low-dropout; LDO) power supply. And the performance is evaluated by a kind of test hardware using the designed RF ASIC.

• Journal of Power Electronics
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• 제16권3호
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• pp.872-882
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• 2016

A novel pseudo-continuous conduction mode (PCCM) voltage-fed single-stage power factor correction (PFC) full-bridge battery charger is proposed in this paper. By connecting a freewheeling transistor in parallel with an input inductor, the PFC cell can operate in the PCCM with a constant duty ratio. Thus, the dc/dc stage can be designed using this constant duty ratio and the restriction on the duty ratio of the PFC cell is eliminated. As a result, the input current distortion is less and the dc bus voltage becomes controllable over the wide output power range of the battery charger. Moreover, the operation principle of the dc/dc stage is designed to be similar to that of a conventional phase-shifted full-bridge converter. Therefore, it is easy to implement. In this paper, the operation of the new converter is explained, and the design considerations of the controller and key parameters are presented. Simulation and experimental results obtained from a 1 kW prototype are given to confirm the operation of the proposed converter.

• 한국통신학회논문지
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• 제24권10A호
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• pp.1571-1578
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• 1999

본 논문은 Direct Sequence Code Division Multiple Access (DS-CDMA) Wireless Local Loop (WLL) 시스템의 Radio Transceiver Unit (RTU)를 위한 변조기 채널 카드와 변조기 VLSI 칩의 설계 및 구현에 대해서 서술했다. 변조기 채널 카드는 ASIC, FPGA 그리고 DSP를 이용하여 구현하였다. 구현된 변조기 ASIC칩은 ETRI가 제안한 Common Air Interface (CAI) 규격을 따랐고, 동작주파수는 32MHz, 회로의 크기는 40,000 게이트이다. 그리고 $0.6\mu\textrm{m}$ CMOS 공정으로 제작되었다. 본 변조기 ASIC 칩은 4개의 I,Q 채널을 처리할 수 있는 구조로 되어 있고 각 채널은 콘벌루션널 코딩, 블록 인터리빙, 스크램블링, 왈쉬 카버링, Pseudo Noise (PN) 확산 그리고 기저대역 필터링 기능 등을 포함한다. 변조기 채널 카드는 WLL 시스템 내 RTU의 서브 유니트의 하나이며 구현된 변조기 ASIC 및 채널 카드는 실제 WLL 시스템에 실장되어 그 성능 및 기능 요구사항을 만족함을 확인할 수 있었다.

• 정보통신설비학회논문지
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• 제3권1호
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• pp.88-101
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• 2004

The Third Generation (3G) cellular mobile communication systems aim at providing higher data rates, improved quality of service, support for multimedia applications and global roaming. Cdma2000 and Universal Mobile Telecommunication System (UMTS) have emerged as two leading 3G standards in USA and European countries, respectively. Both the standards are capable of delivering high bandwidth data, voice and multimedia services to users of mobile equipment, but are not directly interoperableand are not available across different geographic areas, due to which global roaming is not possible in true sense of using single mobile equipment. However, both UMTS and cdma2000 are based on wideband code division multiple access (WCDMA) as the access method. Due to this, there exist some inherent commonalities between them. In this paper we will try to exploit the commonalities between the two standards in order to design an ASIC, which can provide dual standard capability. This paper discusses the physical layer aspects of the two standards and proposes an approach to design an ASIC which can be mapped to baseband processing part of the physical layer and is capable of delivering for either of the two aforementioned standards.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.

• 방송공학회논문지
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• 제21권6호
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• pp.944-956
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• 2016

본 논문에서는 블록 기반으로 홀로그램을 생성할 수 있는 하드웨어의 구조를 제안하고, ASIC (application specific integrated circuit) 환경을 이용하여 VLSI(very large scaled integrated circuit) 회로로 구현하였다. 제안한 하드웨어는 홀로그램 평면의 블록 단위로 병렬 연산을 수행할 수 있는 구조를 가지고 있다. 한 객체 포인트에 대한 홀로그램 블록의 영향을 독립적으로 연산한 후에 모든 객체 포인트에 대한 결과를 누적하여 홀로그램을 생성하였다. 이러한 구조를 통해서 다양한 크기의 홀로그램을 하드웨어를 이용하여 생성할 수 있으면서 최소의 메모리 접근량을 사용하면서 실시간으로 동작이 가능하도록 하였다. 제안한 하드웨어는 Magna chip의 Hynix 0.18μm CMOS 라이브러리를 이용하여 구현되었고, 실수항과 복소항의 복소 홀로그램을 생성할 수 있다. 제안한 하드웨어는 최대 200MHz에서 안정적으로 동작할 수 있고, 약 876,608개의 게이트 수로 구현되었다.

• 한국통신학회논문지
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• 제25권9A호
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• pp.1332-1339
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• 2000

본 논문에서는 MCNS(Multimedia Cable N$\xi$twork System)의 DOCSIS(Data Over Cable Service Interface S Specification) 표준안의 물리계층을 지원하는 비대칭형 기저대역 모댐 ASIC 칩의 아키텍쳐와 설계에 대해 기술한다. 구현한 모뎀 칩은 크게 QPSK/16-QAM 방식의 상향 스트림용 송신부와 64/256-QAM 방식의 하향 스트림용 수신부로 구성되어 있으며, 심볼 타이밍 복구회로, 반송파 복구회로. MMA(Multi Modulus Algorithm)와 LMS(Least Mean Square) 알고리즘을 적용한 결정 궤환 구조의 블라인드 등화기를 포함한다. 구현한 모뎀 칩은 64/256-QAM 변복조 방식에서 각각 48Mbps, 64Mbps의 데이터 전송률을 지원하고, 심볼 전송률은 기존의 QAM 수신기들보다 빠른 8MBaud를 갖는다. 구현한 칩은 $0.35\mu\textrm{m}$ 표준 셀(Standard Cell) 라이브러리를 사용하여 논리합성을 수행하였으며, 총 게이트 수는 약 29만 게이트이며, 현재 ASIC 칩으후 제작중이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.397-400
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• 2009

본 논문에서는 멀티미디어 어플리케이션을 위한 BTB(Branch Target Buffer)를 이용한 RISC 프로세서 기반 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 제안된 SoC 플랫폼은 성능 개선을 위해 BTB를 포함하며 분기 명령어 패치 시 분기할 타깃 주소를 BTB에 저장함으로써 예측 주소의 명령어를 미리 패치, 파이프라인의 지연을 최소화하였다. 또한, 다양한 멀티미디어 어플리케이션을 위해 VGA 제어기, AC97 제어기, UART 제어기, SRAM 인터페이스, 디버그 인터페이스를 포함한다. 구현된 플랫폼은 다양한 테스트 프로그램을 사용하여 시뮬레이션을 수행하였으며, Xilinx VIRTEX-4 XC4VLX80 FPGA를 이용해 기능 및 타이밍 검증을 수행하였다. 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현되었으며 100MHz에서 정상 동작함을 확인하였고, 이전 OpenRISC 마이크로프로세서를 사용한 플랫폼과의 비교를 위해 산술연산 및 AC97 테스트 프로그램을 이용한 시뮬레이션 결과 5~9%의 성능향상을 확인하였다.