• Journal of Information Display
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• 제10권4호
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• pp.137-142
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• 2009

Transparent top-gate Al-Zn-Sn-O (AZTO) thin-film transistors (TFTs) with an $Al_2O_3$ protective layer (PL) on an active layer were studied, and a transparent 2.5-inch QCIF+AMOLED (active-matrix organic light-emitting diode) display panel was fabricated using an AZTO TFT backplane. The AZTO active layers were deposited via RF magnetron sputtering at room temperature, and the PL was deposited via two different atomic-layer deposition (ALD) processes. The mobility and subthreshold slope were superior in the TFTs annealed in vacuum and with oxygen plasma PLs compared to the TFTs annealed in $O_2$ and with water vapor PLs, but the bias stability of the TFTs annealed in $O_2$ and with water vapor PLs was excellent.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.107-108
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• 2008

The spectacular development of AMLCDs, been made possible by a-Si:H technology, still faces two major drawbacks due to the intrinsic structure of a-Si:H, namely a low mobility and most important a shift of the transfer characteristics of the TFTs when submitted to bias stress. This has lead to strong research in the crystallization of a-Si:H films by laser and furnace annealing to produce polycrystalline silicon TFTs. While these devices show improved mobility and stability, they suffer from uniformity over large areas and increased cost. In the last decade we have focused on microcrystalline silicon (${\mu}c$-Si:H) for bottom gate TFTs, which can hopefully meet all the requirements for mass production of large area AMOLED displays [1,2]. In this presentation we will focus on the transfer of a deposition process based on the use of $SiF_4$-Ar-$H_2$ mixtures from a small area research laboratory reactor into an industrial gen 1 AKT reactor. We will first discuss on the optimization of the process conditions leading to fully crystallized films without any amorphous incubation layer, suitable for bottom gate TFTS, as well as on the use of plasma diagnostics to increase the deposition rate up to 0.5 nm/s [3]. The use of silicon nanocrystals appears as an elegant way to circumvent the opposite requirements of a high deposition rate and a fully crystallized interface [4]. The optimized process conditions are transferred to large area substrates in an industrial environment, on which some process adjustment was required to reproduce the material properties achieved in the laboratory scale reactor. For optimized process conditions, the homogeneity of the optical and electronic properties of the ${\mu}c$-Si:H films deposited on $300{\times}400\;mm$ substrates was checked by a set of complementary techniques. Spectroscopic ellipsometry, Raman spectroscopy, dark conductivity, time resolved microwave conductivity and hydrogen evolution measurements allowed demonstrating an excellent homogeneity in the structure and transport properties of the films. On the basis of these results, optimized process conditions were applied to TFTs, for which both bottom gate and top gate structures were studied aiming to achieve characteristics suitable for driving AMOLED displays. Results on the homogeneity of the TFT characteristics over the large area substrates and stability will be presented, as well as their application as a backplane for an AMOLED display.

• 대한기계학회논문집B
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• 제35권3호
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• pp.221-228
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• 2011

대면적 비정질 실리콘 박막의 결정화는 평판 디스플레이 생산에 있어서 핵심 요소로 꼽힌다. 현재 다양한 결정화 기술들이 연구 되고 있으며 그 중 최근에 소개된 줄 가열 유도 결정화는 수십 마이크로초의 짧은 공정 시간, 대면적 결정화 그리고 국부적인 가열로 기판의 열변형 억제 등의 잇점으로 인해 AMOLED 제작에 있어서 기대되는 기술이다. 본 연구에서는 JIC 공정 중 상변화과정에서의 온도를 이론적으로 해석하고 이를 실험과 비교하였다. 이를 통하여 결정화 메커니즘을 결정하는 임계온도를 in-situ 실험과 수치해석을 통해 밝혀내었다.

• Journal of Information Display
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• 제10권3호
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• pp.111-116
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• 2009

In this paper, a plasma-assisted patterning method for the organic layers of organic light-emitting diodes (OLEDs) and its effect on the OLED performances are reported. Oxygen plasma was used to etch the organic layers, using the top electrode consisting of lithium fluoride and aluminum as an etching mask. Although the current flow at low voltages increased for the etched OLEDs, there was no significant degradation of the OLED efficiency and lifetime in comparison with the conventional OLEDs. Therefore, this method can be used to reduce the ohmic voltage drop along the common top electrodes by connecting the top electrode with highly conductive bus lines after the common organic layers on the bus lines are etched by plasma. To further analyze the current increase at low voltages, the plasma patterning effect on the OLED performance was investigated by changing the device sizes, especially in one direction, and by changing the etching depth in the vertical direction of the device. It was found that the current flow increase at low voltages was not proportional to the device sizes, indicating that the current flow increase does not come from the leakage current along the etched sides. In the etching depth experiment, the current flow at low voltages did not increase when the etching process was stopped in the middle of the hole transport layer. This means that the current flow increase at low voltages is closely related to the modification of the hole injection layer, and thus, to the modification of the interface between the hole injection layer and the bottom electrode.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1295-1296
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• 2006

수소화된 비정질 실리콘 박막 트랜지스터(a-Si:H TFT)의 이력 현상이 능동형 유기 발광 다이오드(Active-Matrix Organic Light Emitting Diode) 디스플레이 패널을 구동할 경우에, 발생할 수 있는 잔상(Residual Image) 문제를 단위 소자 및 회로에서 실험을 통하여 규명하였다. 게이트 시작 전압을 바꾸어 VGS-ID 특성을 측정할 경우, 게이트 시작 전압이 5V에서 시작한 VGS-ID 곡선이 10V에서 시작한 VGS-ID 곡선에 비해 왼쪽으로 0.15V 이동하였다. 이러한 결과는 게이트 시작 전압의 차이에 의해 발생한 트랩된 전하량(Trapped Charge) 변화로 설명할 수 있다. 또한, 인가하는 게이트 전압 간격을 0.5V에서 0.05V로 감소시켰을 때 전하 디트래핑 비율의 변화(Charge De-trapping Rate)로 인하여, 이력 현상(Hysteresis Phenomenon)으로 인한 단위 소자에서의 문턱전압의 변화가 0.78V에서 0.39V로 감소함을 관찰하였다. 제작된 2-TFT 1-Capacitor의 ANGLED 화소에서 (n-1)번째 프레임에서의 OLED 전류가 (n)번째 프레임에서의 OLED 전류에 35%의 전류오차를 발생시키는 것을 측정 및 분석하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.75-75
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• 2009

반도체 및 전자기기 산업에 있어 비활성메모리 (NVM)는 중요한 부운을 차지한다. NVM은 디스플레이 분야에 많은 기여를 하고 있으며, 특히 AMOLED에 적용이 가능하여 온도에 따라 변하는 구동 전류, 휘도, color balance에 따른 문제를 해결하는데 큰 역할을 한다. 본 연구는 NNN 구조에서 터널 층을 $SiN_X$ 박막에서 $SiO_XN_Y$ 박막으로 대체하기위한 $SiO_XN_Y$ 박막을 이용한 NNO구조의 NVM에 관한 연구이다. 이로 인하여 보다 얇으면서 우수한 절연 특성을 가지는 박막을 사용함으로써 실리콘 층으로부터 전하의 터널링 효과를 높여 전하 저장 정도를 높이고, 메모리 retention 특성을 향상시키는 터널 박막을 성장 시킬 수 있다. 최적의 NNO 구조의 메모리 소자를 제작하기 위하여 MIS 상태로 다양한 조건의 실험을 진행하였다. 처음으로 블로킹 박막의 두께를 조절하는 실험을 진행하여 최적 두께의 블로킹 박막을 찾았으며, 다음으로 전하 저장 박막의 band gap을 조절하여 최적의 band gap을 갖는 $SiN_X$ 박막을 찾았다. 마지막으로 최적두께의 $SiO_XN_Y$박막을 찾는 실험을 진행하였다. MIS 상태에서의 최적의 NNO 구조를 이용하여 유리 기판 상에 NNO 구조의 NVM 소자를 제작하였다. 제작된 메모리 소자는 문턱전압이 -1.48 V로 낮은 구동전압을 보였으며, I-V의 slope 값 역시 약 0.3 V/decade로 낮은 값을 보인다. 전류 점멸비($I_{ON}/I_{OFF}$)는 약 $5\times10^6$로 무수하였다. $SiN_X$의 band gap을 다양하게 조절하여 band gap 차이에 의한 밴드 저장 방식을 사용하였다. 또한 $SiN_X$은 전하를 전하 포획(trap) 방식으로 저장하기 때문에 본 연구에서의 메모리 소자는 밴드 저장 방식과 전하 포획 방식을 동시에 사용하여 우수한 메모리 특성을 갖게 될 것으로 기대된다. 우수한 비휘발성 메모리 소자를 제작하기 위해 메모리 특성에 많은 영향을 주는 터널 박막과 전하 저장 층을 다양화하여 소자를 제작하였다. 터널 박막은 터널링이 일어나기 쉽도록 최대한 얇으며, 전하 저장 층으로부터 기판으로 전하가 쉽게 빠져나오지 못하도록 절연 특성이 우수한 박막을 사용하였다. 전하 저장 층은 band gap이 작으며 trap 공간이 많은 박막을 사용하였다.