• Title/Summary/Keyword: AFM probe

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Self-forming Barrier Process Using Cu Alloy for Cu Interconnect

  • Mun, Dae-Yong;Han, Dong-Seok;Park, Jong-Wan
    • Proceedings of the Korean Vacuum Society Conference
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    • 2011.02a
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    • pp.189-190
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    • 2011
  • Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance (RC) delay나 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 SiO2와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 SiO2 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200 도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 SiO2와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장 했다. 이는 V의 oxide formation nergyrk Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, V+5 이온 반경이 Mn+2 이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.

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Self-formation of Diffusion Barrier at the Interface between Cu-V Alloy and $SiO_2$

  • Mun, Dae-Yong;Park, Jae-Hyeong;Han, Dong-Seok;Gang, Yu-Jin;Seo, Jin-Gyo;Yun, Don-Gyu;Sin, So-Ra;Park, Jong-Wan
    • Proceedings of the Korean Vacuum Society Conference
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    • 2012.02a
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    • pp.256-256
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    • 2012
  • Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance delay와 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 $SiO_2$와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 $SiO_2$ 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 $SiO_2$와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장했다. 이는 V의 oxide formation energy가 Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, $V^{+5}$이온 반경이 $Mn^{+2}$이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.

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Characteristics of ITO with surface treatment by N2, O2, Ar Plasma and UV (질소, 산소, 아르곤 플라즈마와 자외선에 의하여 표면 처리한 ITO의 특성)

  • Bae, Gyeong-Tae;Jeong, Seon-Yeong;Gang, Seong-Ho;Kim, Hyeon-Gi;Kim, Byeong-Jin;Ju, Seong-Hu
    • Proceedings of the Korean Institute of Surface Engineering Conference
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    • 2018.06a
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    • pp.90-90
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    • 2018
  • 디스플레이는 다수의 가로 전극과 세로 전극으로 구성되고, 전극에 신호를 주어 동작하도록 하는 원리이다. 이 디스플레이에는 전기가 통하고 투명한 전극이 필수적으로 사용되고 있고, 대표적인 투명 전극으로 ITO (Indium Tin Oxide)가 있다. ITO 박막은 $In_2O_3$에 Sn을 첨가하여 $Sn^{4+}$ 이온이 $In^{3+}$ 이온을 치환하고 이 과정에서 잉여 전자가 전기전도에 기여하는 구조이다. ITO 박막은 표면 처리 방법에 따라 표면 상태가 크게 변화한다. 플라즈마를 이용한 표면 처리는 환경오염이 적으며 강도, 탄성률 등과 같은 재료의 기계적 특성을 변화시키지 않으면서 표면 특성만을 변화시킬 수 있는 방법으로 알려져 있다[1]. UV (Ultraviolet)를 조사한 표면처리는 ITO 표면의 탄소를 제거하고, 표면 쌍극자를 형성하며, 표면의 조성을 변화시킬 수 있으며, 페르미 에너지 준위를 이동시킬 수 있어 ITO의 일함수를 증가시킬 수 있다[2]. ITO에 대한 다양한 연구가 수행되었음에도 불구하고 보다 다양한 관점에서의 연구가 지속될 필요가 있다. 따라서 본 연구에서는 다양한 조건으로 표면 처리한 ITO 표면의 일함수, 면저항, 표면 형상, 평탄도, 접촉각 등에 대해 알아보고자 한다. 세정한 ITO, 세정 후 UV 처리한 ITO (UV 처리 시간 2분, 4분 6분, 8분), 세정 후 $N_2$, $O_2$, Ar의 공정 가스를 사용하여 Plasma 처리한 ITO로 표면 처리 조건을 변화하였다. 표면 처리한 ITO의 특성은 Kelvin Probe를 이용한 일함수, 물방울 형상의 각도를 측정한 접촉각, AFM (Atomic Force Microscope)을 이용한 평탄도, 가시광선 (380~780 nm) 파장에 대한 투과도와 면저항을 측정하였다. 접촉각은 세정한 ITO의 경우 $45.5^{\circ}$에서 세정 후 UV를 조사한 ITO의 경우 UV 8분 조사 시 $27.86^{\circ}$로 감소하였고, $N_2$, $O_2$, Ar 가스를 사용하여 Plasma 처리한 ITO는 모두 $10^{\circ}$ 미만을 나타내었다. 플라즈마 처리에 의하여 접촉각이 현저하게 개선되었다. ITO의 면저항은 표면 처리 조건에 따라 $9.620{\sim}9.903{\Omega}/{\square}$로 그 차이가 매우 적어 표면처리에 의하여 면저항의 변화는 없는 것으로 판단된다. 가시광선 영역에서의 투과도는 공정 조건에 따라 87.59 ~ 89.39%로 그 차이가 적어 표면처리에 의한 변화를 나타내지는 않은 것으로 판단된다. 표면 처리 조건에 따른 평탄도 $R_{rms}$는 세정한 ITO의 경우 4.501 nm로부터 UV 2, 4, 6, 8분 처리한 경우 2.797, 2.659, 2.538, 2.584 nm로 평탄도가 개선되었다. $N_2$, $O_2$, Ar 가스를 사용하여 플라즈마 처리한 ITO의 경우 평탄도 $R_{rms}$는 2.49, 4.715, 4.176 nm로 사용한 가스의 종류에 따라 다른 경향을 나타내었다. 표면 처리 조건에 따른 평탄도 Ra는 세정한 ITO의 경우 3.521 nm로부터 UV 2, 4, 6, 8분 처리한 경우 1.858, 1.967, 1.896, 1.942 nm를, $N_2$, $O_2$, Ar 가스를 사용하여 플라즈마 처리한 ITO의 경우는 1.744, 3.206, 3.251 nm로 평탄도 $R_{rms}$와 유사한 경향을 나타내었다.

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The improvement of electrical properties of InGaZnO (IGZO)4(IGZO) TFT by treating post-annealing process in different temperatures.

  • Kim, Soon-Jae;Lee, Hoo-Jeong;Yoo, Hee-Jun;Park, Gum-Hee;Kim, Tae-Wook;Roh, Yong-Han
    • Proceedings of the Korean Vacuum Society Conference
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    • 2010.08a
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    • pp.169-169
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    • 2010
  • As display industry requires various applications for future display technology, which can guarantees high level of flexibility and transparency on display panel, oxide semiconductor materials are regarded as one of the best candidates. $InGaZnO_4$(IGZO) has gathered much attention as a post-transition metal oxide used in active layer in thin-film transistor. Due to its high mobility fabricated at low temperature fabrication process, which is proper for application to display backplanes and use in flexible and/or transparent electronics. Electrical performance of amorphous oxide semiconductors depends on the resistance of the interface between source/drain metal contact and active layer. It is also affected by sheet resistance on IGZO thin film. Controlling contact/sheet resistance has been a hot issue for improving electrical properties of AOS(Amorphous oxide semiconductor). To overcome this problem, post-annealing has been introduced. In other words, through post-annealing process, saturation mobility, on/off ratio, drain current of the device all increase. In this research, we studied on the relation between device's resistance and post-annealing temperature. So far as many post-annealing effects have been reported, this research especially analyzed the change of electrical properties by increasing post-annealing temperature. We fabricated 6 main samples. After a-IGZO deposition, Samples were post-annealed in 5 different temperatures; as-deposited, $100^{\circ}C$, $200^{\circ}C$, $300^{\circ}C$, $400^{\circ}C$ and $500^{\circ}C$. Metal deposition was done on these samples by using Mo through E-beam evaporation. For analysis, three analysis methods were used; IV-characteristics by probe station, surface roughness by AFM, metal oxidation by FE-SEM. Experimental results say that contact resistance increased because of the metal oxidation on metal contact and rough surface of a-IGZO layer. we can suggest some of the possible solutions to overcome resistance effect for the improvement of TFT electrical performances.

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