• 한국정보통신학회논문지
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• 제15권10호
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• pp.2203-2208
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• 2011

본 논문에서는 컨테이너의 육상, 해상 수송간 안전운송을 위해 CSD 시스템에 기반한 응용 서비스 개발에 대해 기술한다. CSD 시스템에 기반하여 표준에 따른 응용 서비스 및 보안 서비스의 개발과 개발결과의 테스트 과정에 대해 기술하였다. CSD에 의한 보안기능 외에 운송중의 재난 예방을 위해 온도, 습도 및 충격센서를 이용한 컨테이너 화물 상태감시 기능도 개발되었다. 응용 서비스와 CSD 시스템간에 교환되는 메시지 기밀성을 위해 데스크탑 PC 이상의 시스템 환경과 8 bit CPU 환경에서 각각 RC5, AES-128 알고리즘에 따른 암/복호화 기능을 구현하였다. 암/복호화 시간에 대한 측정 결과, 두 알고리즘 모두 사용 가능함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.155-157
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• 2016

한국 표준 블록암호 알고리듬 ARIA(Academy, Research Institute, Agency)와 미국 표준인 AES(Advanced Encryption Standard) 알고리듬은 128-비트 블록 길이를 지원하고 SPN(substitution permutation network) 구조를 특징으로 가져 서로 유사한 형태를 지닌다. 본 논문에서는 ARIA와 AES를 선택적으로 수행하는 ARIA-AES 통합 프로세서를 효율적으로 구현하였다. Verilog HDL로 설계된 ARIA-AES 통합 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였고, $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 100KHz의 동작주파수에서 합성한 결과 39,498 GE로 구현되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.163-165
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• 2016

AES-128 블록 암호에 대해 상관관계 전력분석 공격을 통해 비밀키를 추출할 수 있는 보안공격 시스템의 프로토타입을 개발했다. Verilog HDL로 모델링된 AES-128 암호 코어의 RTL 시뮬레이션을 통해 switching activity 정보를 추출하고, 이를 PowerArtist 툴을 이용하여 순시 전력을 도출하였다. 추출된 순시 전력으로부터 출력 레지스터의 hamming Weight 모델링과 상관관계 분석을 통해 128 비트의 비밀키 중 일부를 획득하는 보안공격 시스템을 개발하였다.

• 한국산업정보학회논문지
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• 제17권7호
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• pp.71-79
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• 2012

기밀성(Confidentiality)과 무결성(Integrity)을 보장 할 수 있는 무선 센서 네트워크 구축에 필요한 스트림 암호 Canon을 제안한다. Canon은 128비트 비밀 키와 128비트 IV(Initial Vector)로 128비트 스트림 키를 생성하고, 생성된 키와 128비트 평문을 함께 표백(Whitening)처리를 통해 128비트 암호문을 만든다. 쉬운 하드웨어 구현과 빠른 소프트웨어 실행을 위해 Canon 알고리즘은 간단한 논리연산만으로 구성되어 있다. 특히 비선형(Non-Linear) 연산을 위한 S-박스를 사용하지 않기 때문에 하드웨어 구성이 매우 간결하다. 제안한 스트림 암호 Canon은 AES, Salsa20 보다 수행 속도 테스트결과 빠른 결과를 보여주고 있으며, Trivium보다 gate수가 작다. 그래서 Canon은 휴대폰과 같은 무선 인터넷 환경과 DRM(Digital Right Management)과 같은 실시간처리가 필요한 분야와 무선 센서 네트워크(Wireless Sensor Network), RFID 등과 같은 물리적 환경이 매우 제한적인 응용에 사용할 목적으로 소프트웨어 및 하드웨어 구현이 쉬운 128 비트 스트림 암호이다.

• 전자공학회논문지
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• 제49권9호
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• pp.55-64
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• 2012

지금까지 부채널 분석은 스마트카드, 전자여권, e-ID 카드와 같은 Chip 기반의 보안 디바이스의 키를 해독하는 데 효과적임이 알려져 왔다. 이에 대한 실용적인 대응법으로 마스킹기법과 셔플링 기법을 혼용한 방법들이 제안되었다. 최근 S.Tillich는 마스킹과 셔플링 기법이 적용된 AES를 Template Attack(TA)을 이용한 biased-mask 공격기법으로 분석하였다. 하지만, S.Tillich 분석 기법을 적용하기 위해서는 사전에 masking 값에 대한 template 정보를 수집하여야 한다는 가정이 필요하다. 뿐만 아니라 분석 대상이 되는 masking 값의 시간 위치를 정확하게 알고 있어야 분석 성공 확률이 높아진다. 본 논문에서는 masking 값에 대한 시간 위치 정보와 이에 대한 template 정보를 활용하지 않고도 마스킹-셔플링 기반한 AES 대응법을 해독하는 새로운 편중전력분석 (Biasing Power Analysis, BPA)를 제안한다. 실제로 MSP430칩에서 구동되는 마스킹-셔플링 기반의 AES 대응법의 파형으로부터 BPA 공격을 통해 비밀키 128비트를 해독하는 실험을 성공하였다. 본 연구의 결과는 차세대 ID 카드 등에 활용될 스마트 칩에 대한 물리적 안전성 검증에 효율적으로 활용될 것으로 사료된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.251-253
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• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• Journal of Electrical Engineering and Technology
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• 제6권3호
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• pp.418-422
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• 2011

For low-power sensor networks, a compact design of advanced encryption standard (AES) algorithm is needed. A very small AES core for ZigBee devices that accelerates computation in AES algorithms is proposed in this paper. The proposed AES core requires only one S-Box, which plays a major role in the optimization. It consumes less power than other block-wide and folded architectures because it uses fewer logic gates. The results show that the proposed design significantly decreases power dissipation; however, the resulting increased clock cycles for 128-bit block data processing are reasonable for IEEE 802.15.4 standard throughputs.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2019년도 춘계학술발표대회
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• pp.125-128
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• 2019

최근 사물인터넷 기술의 발전과 함께 하드웨어 디바이스에서 측정하는 센싱 데이터를 보호하기 위해 다양한 방식의 암호화 알고리즘을 채택하고 있다. 그 중 전 세계에서 가장 많이 사용하는 암호화 알고리즘인 AES(Advanced Encryption Standard) 또한 강력한 안전성을 바탕으로 많은 디바이스에서 사용되고 있다. 하지만 AES 알고리즘은 DPA(Differential Power Analysis), CPA(Correlation Power Analysis) 같은 부채널 분석 공격에 취약하다는 점이 발견되었다. 본 논문에서는 부채널 분석 공격대응방법 중 가장 널리 알려진 마스킹 기법을 적용한 AES 알고리즘의 소프트웨어 최적화 구현 기법을 제시한다.

• 정보보호학회논문지
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• 제22권1호
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• pp.33-41
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• 2012

차분 오류 공격은 부채널 공격 기법 중 하나로 DES, AES, ARIA, SEED 등 대표적인 블록 암호 안전성 분석에 널리 사용되었다. PRESENT는 80/128-비트 비밀키를 사용하는 31-라운드 SPN 구조의 64-비트 블록 암호이다. 기제안된 PRESENT에 대한 차분 오류 공격들은 8~64개의 오류를 주입하여 80/128-비트 비밀키를 복구하였다. 본 논문에서는 이를 개선하여 PRESENT-80에 대해 2개의 오류를 주입하여 평균 1.7개의 비밀키를 남기고, PRESENT-128에 대해 3개의 오류를 주입하여 $2^{22.3}$개의 비밀키 후보를 구한다. 이 후 전수 조사를 통해 비밀키를 유일하게 복구한다. 이 공격은 기제안된 PRESENT의 차분 오류 공격보다 더 적은 수의 오류를 주입하여 효과적으로 비밀키를 복구한다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.33-43
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• 2002

차세대 블록 암호 표준인 AES (Advanced Encryption Standard Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 ${\cdot}$ 복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.