• 정보보호학회논문지
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• 제18권6A호
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• pp.51-61
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• 2008

본 논문은 최근 많이 사용되는 64-비트 프로세서인 Intel Core2 프로세서와 AMD Athlon64 프로세서에서 AES 알고리즘을 고속 구현하는 기법을 제시한다. 먼저 EM64T 아키텍처의 Core2 프로세서는 메모리 접근 명령어 처리 효율이 연산 명령어 처리 효율보다 떨어진다. 때문에 메모리 접근 명령어의 비율이 높게 구성된 기존 AES 구현기법은 메모리 병목현상이 발생된다. 이에 메모리 접근 명령어 비율을 낮춘 부분 라운드키 기법을 제시한다. ECB 모드로 구현한 결과 Core2Duo 3.0 Ghz 프로세서에서 185 cycles/block, 2.0 Gbps의 성능을 보여주었다. 이 결과는 가장 빠르다고 알려진 bernstein 코드보다 35 cycles/block 빠르다. 한편 AMD64 아키텍처의 Athlon64 프로세서에서는 명령어 디코딩 과정에서 발생하는 병목현상을 제거하므로써 속도를 향상시켰다. 그 결과 Athlon64 프로세서에서 170 cycles/block의 성능을 나타났다. 이는 가장 빠르다고 알려진 Matsui의 비공개 코드와 성능이 동일하다.

• 정보보호학회논문지
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• 제16권5호
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• pp.67-77
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• 2006

Radio Frequency IDentification (RFID) 시스템은 최근 수많은 산업분야에서 각광받고 있는 근거리 자동 인식 기술이다. 이러한 RFID 시스템에서 전송 데이터에 대한 보안과 프라이버시 보호는 점차 심각한 문제로 인식되고 있으며, 이를 해결하기 위해서는 강도 높은 암호 알고리즘을 이용한 전송 데이터의 암호화가 필수적이다. 본 논문에서는 이러한 문제를 해결하기 위해 RFID 태그에 구현 가능한 초소형 Advanced Encryption Standard (AES) 연산기를 제안한다. 제안하는 연산기는 3,992 게이트 카운트의 작은 크기를 가지면서 암호화와 복호화가 모두 가능하다. 또한 128-비트 한 블록에 대해 암호화를 446 클락 사이클, 복호화를 607 클락 사이클에 처리하므로 기존에 발표된 초소형 AES 연산기들에 비해 각각 55%와 40% 이상 개선된 성능을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 춘계학술대회
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• pp.115-117
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• 2022

화이트박스 암호 기법은 암호 키 정보를 소프트웨어 기반 암호화 알고리즘에 섞어 암호 키의 노출을 막는 방식이다. 화이트박스 암호 기법은 허가되지 않은 역공학 분석으로 메모리에 접근하여 기밀 데이터와 키를 유추하기 어렵게 만들어서 종래의 하드웨어 기반의 보안 암호화 기법을 대체하는 기술로 주목받고 있다. 하지만, 암복호화 과정에서 연산 결과와 암호 키를 숨기기 위해 크기가 큰 룩업테이블을 사용하기 때문에 암복호 속도가 느리고, 메모리 사이즈가 커지는 문제가 발생한다. 특히 최근 저가, 저전력, 경량의 사물인터넷 제품들은 제한된 메모리 공간과 배터리 용량 때문에 화이트박스 암호을 적용하기 어렵다. 또한, 실시간 서비스를 지원해야 하는 네트워크 환경에서는 화이트박스 암호의 암복호화 속도로 인해 응답 지연 시간이 증가하여 통신 효율이 열화된다. 따라서 본 논문에서는 S.Chow가 제안한 AES 기반 화이트박스(WBC-AES)를 사용하여 속도와 메모리 요구조건을 만족할 수 있는지 실험 결과를 토대로 분석한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.207-210
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• 2004

IPsec(Internet Protocol Security protocol)에서는 기본적으로 4개의 암호 알고리즘(3-DES, AES, MD5, SHA-1)을 사용하고 있다. 본 논문은 4개의 암호 알고리즘을 효율적으로 통합 및 하드웨어로 설계하였으며 검증하였다. 그 결과 알고리즘을 각각 합친 경우보다 하드웨어에서의 크기를 줄일 수 있다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2005년도 추계 종합학술대회 논문집
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• pp.543-547
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• 2005

고비도의 콘텐츠 정보보호를 실현하기 위해서는 고성능의 암호 가속 성능이 필요하다. 특히, 현재 많이 사용되어 지는 각종 암호 알고리즘들은 많은 계산량을 필요로 하고 소프트웨어로 구현되었을 경우에는 그 성능에 한계가 있기 때문에, 전용의 암호 가속 침을 이용하여 하드웨어로 구현하는 것이 필요하다. 본 논문에서는 많이 사용되어지는 블록 암호 알고리즘인 3DES, AES, SEED가 실장된 암호 가속 칩을 이용하여 PCI 카드를 설계 제작한 사례를 보이고 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.119-120
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• 2014

오늘 날 중요한 정보를 보호하기 위해 정보의 암호화 작업이 필수요소로 자리잡았다. 하지만 데이터의 크기가 커지면 암호화 처리 시간이 크게 증가하는 문제가 있었다. 본 연구는 GPGPU의 CUDA 프로그래밍 모델을 사용하여 고처리율 AES 를 병렬 암호화하는 기법을 제안하였다. 기존의 기법과 비교하여 제안한 CUDA overlapping 기법을 약 31% 정도 처리 시간을 단축시킬 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 추계학술발표대회
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• pp.30-32
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• 2022

다가오는 양자 컴퓨터 시대에 대비하여, 양자 컴퓨터상에서의 암호 분석은 활발한 연구 분야 중 하나이다. 양자 알고리즘을 사용한 암호 분석 시, 대상 암호는 반드시 양자 회로로 구현되어 양자 컴퓨터상에서 동작될 수 있어야 한다. 이에 공개키 암호인 RSA, ECC의 핵심 연산 또는 다양한 대칭키 암호들에 대해 양자 회로로 최적화 구현하는 연구들이 발표되고 있다. AES는 고전 컴퓨터상에서 뿐만 아니라, 양자 컴퓨터상에서 활발한 최적화 구현 대상이다. AES의 양자 회로 구현 시, 가장 많은 양자 자원이 필요한 연산은 S-Box이다. 이에 본 논문에서는 다양한 AES 양자 구현에서의 다양한 S-Box 양자회로 구현에 대해 살펴보고 다양한 최적화 특징에 대해 살펴본다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2023년도 춘계학술발표대회
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• pp.172-173
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• 2023

2018년 NIST에서 AEAD 형태의 암호를 가진 경량 암호 표준화 공모를 진행하였다. 이후 2라운드를 통해 최종적으로 10개의 경량 암호가 남게 되었고, 이후 2023년 2월에 ASCON 암호가 NIST 경량 암호 표준으로 지정되었다. 경량 암호의 표준이 된 만큼, 기존에 사용되던 AEAD 암호와는 속도나 메모리 사용량 등, 저사양 기기에 특화된 차이점이 존재할 것이다. 본 논문에서는 저사양 기기의 환경에서, 기존 AEAD 암호에 해당하는 AES-GCM과 이번 표준으로 지정된 ASCON 암호를Arduino-Uno에서 직접 실행함으로써 성능 면에서 어떤 차이점이 있는지 보인다.

• 사물인터넷융복합논문지
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• 제2권3호
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• pp.43-51
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• 2016

본 논문에서는 IoT 시스템 또는 개인별 문서 파일 관리 과정의 보안성을 향상시키기 위해 개선된 파일 암복호화 시스템인 Crypft+를 개발했다. Crypft+ 시스템은 Python을 이용하여 핵심 보안 모듈을 개발하였으며, PyQt를 사용하여 사용자 인터페이스를 설계 및 구현하였다. 또한 가장 보안성이 뛰어난 AES 기반 대칭키 암호 알고리즘과 SHA-512 기반 해쉬 알고리즘을 이용하여 컴퓨터 시스템 내부에 저장된 중요 파일에 대한 암호화 및 복호화 과정을 수행할 수 있도록 구현하였다. 또한 Cx-Freezes 모듈을 사용하여 구축된 프로그램을 exe 기반 실행 파일로 변환하는 기능을 구현하였으며, 프로그램 사용에 있어 이해를 돕는 설명서를 프로그램 내부에 포함시켜 직접 다운로드 받을 수 있도록 구현하였다.

• 한국항행학회논문지
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• 제23권2호
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• pp.207-213
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• 2019

최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.