• Journal of Electrical Engineering and Technology
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• 제13권4호
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• pp.1638-1643
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• 2018

Multi-layer ceramic capacitors as decoupling capacitor were fabricated by dielectric composition with a high dielectric constant. The fabricated decoupling capacitors were embedded in the PCB of the 10G RF transceiver module and evaluated for the characteristics of electrical noise by the level of AC input voltage. In order to further improve the electrical properties of the $BaTiO_3$ based composite, glass frit, MgO, $Y_2O_3$, $Mn_3O$, $V_2O_5$, $BaCO_3$, $SiO_2$, and $Al_2O_3$ were used as additives. The electrical properties of the composites were determined by various amounts of additives and optimum sintering temperature. As a result of the optimized composite, it was possible to obtain a density of $5.77g/cm^3$, a dielectric constant of 1994, and an insulation resistance of $2.91{\times}10^{12}{\Omega}$ at an additive content of 5wt% and a sintering temperature of $1250^{\circ}C$. After forming a $2.5{\mu}m$ green sheet using the doctor blade method, a total of 77 layers were laminated and sintered at $1180^{\circ}C$. A decoupling capacitor with a size of $0.6mm(W){\times}0.3mm(L){\times}0.3mm(T)$ (width, length and thickness, respectively) and a capacitance of 100 nF was embedded using a PCB process for the 10G RF Transceiver modules. In the range of AC input voltage 400mmV @ 500kHz to 2200mV @ 900kHz, the embedded 10G RF Transceiver modules evaluated that it has better electrical performance than the non-embedded modules.

• 한국표면공학회지
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• 제49권6호
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• pp.530-538
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• 2016

There is a close relationship between the performance and the heat generation of the electronic device. Heat generation causes a significant degradation of the durability and/or efficiency of the device. It is necessary to have an effective method to release the generated heat. Based on demands of the printed circuit board (PCB) manufacturing, it is necessary to develop a robust and reliable plating technique for substrates with high thermal conductivity, such as alumina ($Al_2O_3$), aluminium nitride (AlN), and silicon nitride ($Si_3N_4$). In this study, the plating of metal layers on an insulating silicon nitride ($Si_3N_4$) ceramic substrate was developed. We formed a Pd-$TiO_2$ adhesion layer and used APTES(3-Aminopropyltriethoxysilane) to form OH groups on the surface and adhere the metal layer on the insulating $Si_3N_4$ substrate. We used an electroless Ni plating without sensitization/activation process, as Pd particles were nucleated on the $TiO_2$ layer. The electrical resistivity of Ni and Cu layers is $7.27{\times}10^{-5}$ and $1.32{\times}10^{-6}ohm-cm$ by 4 point prober, respectively. The adhesion strength is 2.506 N by scratch test.

• 마이크로전자및패키징학회지
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• 제9권3호
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• pp.19-23
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• 2002

본 논문은 인쇄회로 기판 (PCB)에 내장된 마이크로 플럭스게이트 자기센서 (micro fluxgate magnetic sensor)에 대한 것으로써, 센서의 제작과 폐자로 형성에 따른 자계 검출 특성 변화에 관한 것이다. 이를 위해 연자성 코아를 사각링 형태와 두개의 바 (bar)형태로 각각 구현하였다. 제작을 위해 모두 5층의 기판을 적층하였으며, 가운데 (3번째) 기판을 자성체 코아로, 자성체 코아 외부 (2번째와 4번째) 기판을 여자코일로, 최외부 (1번째와 5번째) 기판을 검출코일로 제작하였다. 연자성 코아로는 약 100,000의 큰 DC 투자율 (permeability)을 갖는 코발트 (Co)가 주성분인 아몰퍼스 재료를 사용하였으며, 여자코일과 검출코일은 구리를 사용하였다. 제작된 자기센서는 여자조건이 360 KHz, $3V_{p-p}$의 구형파일 경우에 사각링 형태의 연자성 코아를 갖는 자기센서에서는 540V/T로 매우 우수한 감도를 보이고 있으며, -100 $\mu$T~＋100 $\mu$T 영역에서 매우 우수한 선형특성을 보이고 있다. 자기 센서의 크기는 $7.3 \times 5.7\textrm{mm}^2$ 이며, 소비전력은 약 8 mW이다. 이런 초소형 자기센서는 휴대용 navigation 시스템, telematics, VR 게임기 등 다양한 응용분야에 적용할 수 있다.

• 마이크로전자및패키징학회지
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• 제27권3호
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• pp.61-67
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• 2020

본 논문에서는 FEM(유한요소) 기법을 사용하여 칩이 실장되는 않은 substrate와 칩이 실장된 substrate의 warpage를 해석하여 칩의 실장이 warpage에 미치는 영향을 비교·분석하였다. 또한, warpage를 감소시키기 위한 substrate의 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 신호 대 잡음 비로 분석하였다. 해석 결과에 의하면 칩이 실장되면 substrate의 warpage는 패턴의 방향이 변할 수 있고, 칩이 실장되면서 패키지의 강성도(stiffness)가 증가하고, 패키지 상·하의 열팽창계수의 차이가 작아지면서 warpage는 감소하였다. 또한, 칩이 실장되지 않은 substrate를 대상으로 설계 파라메타의 영향도 분석 결과에 의하면 warpage를 감소시키기 위해서는 회로층 중에서 내층인 Cu1과 Cu4를 중점 관리하고, 다음으로 바닥면의 solder resist 층의 두께와 Cu1과 Cu2 사이의 프리프레그 층의 두께를 관리해야 한다.

• 마이크로전자및패키징학회지
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• 제28권3호
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• pp.1-7
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• 2021

본 논문에서는 Bare-die Chip 형태의 Drive amplifier를 Ajinomoto Build-up Film (ABF)와 FR-4로 구성된 PCB에 내장함으로써 28 GHz 대역 모듈에서 적용될 수 있는 내장형 능동소자 모듈을 구현하였다. 내장형 모듈에 사용된 유전체 ABF는 유전율 3.2, 유전손실 0.016의 특성을 가지고 있으며, Cavity가 형성되어 Drive amplifier가 내장되는 FR4는 유전율 3.5, 유전손실 0.02의 특성을 가진다. 제안된 내장형 Drive amplifier는 총 2가지 구조로 공정하였으며 측정을 통해 각각의 S-Parameter특성을 확인하였다. 공정을 진행한 2가지 구조는 Bare-die Chip의 패드가 위를 향하는 Face-up 내장 구조와 Bare-die Chip의 패드가 아래를 향하는 Face-down내장 구조이다. 구현한 내장형 모듈은 Taconic 사의 TLY-5A(유전율 2.17, 유전손실 0.0002)를 이용한 테스트 보드에 실장 하여 측정을 진행하였다. Face-down 구조로 내장한 모듈은 Face-up 구조에 비해 Bare-die chip의 RF signal패드에서부터 형성된 패턴까지의 배선 길이가 짧아 이득 성능이 좋을 것이라 예상하였지만, Bare-die chip에 위치한 Ground가 Through via를 통해 접지되는 만큼 Drive amplifier에 Ground가 확보되지 않아 발진이 발생한다는 것을 확인하였다. 반면 Bare-die chip의 G round가 부착되는 PCB의 패턴에 직접적으로 접지되는 Face-up 구조는 25 GHz에서부터 30 GHz까지 약 10 dB 이상의 안정적인 이득 특성을 냈으며 목표주파수 대역인 28 GHz에서의 이득은 12.32 dB이다. Face-up 구조로 내장한 모듈의 출력 특성은 신호 발생기와 신호분석기를 사용하여 측정하였다. 신호 발생기의 입력전력(P_in)을 -10 dBm에서 20 dBm까지 인가하여 측정하였을 때, 구현한 내장형 모듈의 이득압축점(P_1dB)는 20.38 dB으로 특성을 확인할 수 있었다. 측정을 통해 본 논문에서 사용한 Drive amplifier와 같은 Bare-die chip을 PCB에 내장할 때 Ground 접지 방식에 따라 발진이 개선된다는 것을 검증하였으며, 이를 통해 Chip Face-up 구조로 Drive amplifier를 내장한 모듈은 밀리미터파 대역의 통신 모듈에 충분히 적용될 수 있을 것이라고 판단된다.

• Journal of Welding and Joining
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• 제23권3호
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• pp.61-67
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• 2005

Since lead (Pb)-free solders for electronics have higher melting points than that of eutectic Sn-Pb solder, they need higher soldering temperatures. In order to decrease the soldering temperature we tried to coat Sn-Bi layer on $Sn-3.5\%Ag$ solder by electroplating, which applies the mechanism of transient liquid phase bonding to soldering. During heating Bi will diffuse into the $Sn-3.5\%Ag$ solder and this results in decreasing soldering temperature. As bonding samples, the 1608 capacitor electroplated with Sn, and PCB, its surface was finished with electroless-plated Ni/Au, were selected. The $Sn-95.7\%Bi$ coated Sn-3.5Ag was supplied as a solder between the capacitor and PCB land. The samples were reflowed at $220^{\circ}C$, which was lower than that of normal reflow temperature, $240\~250^{\circ}C$, for the Pb-free. As experimental result, the joint of $Sn-95.7\%Bi$ coated Sn-3.5Ag showed high shear strength. In the as-reflowed state, the shear strength of the coated solder showed 58.8N, whereas those of commercial ones were 37.2N (Sn-37Pb), 31.4N (Sn-3Ag-0.5Cu), and 40.2N (Sn-8Zn-3Bi). After thermal shock of 1000 cycles between $-40^{\circ}C$ and $+125^{\circ}C$, shear strength of the coated solder showed 56.8N, whereas the previous commercial solders were in the range of 32.3N and 45.1N. As the microstructures, in the solder $Ag_3Sn$ intermetallic compound (IMC), and along the bonded interface $Ni_3Sn_4$ IMC were observed.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.7-15
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• 2012

최근 모바일 기기에 적용되는 반도체 패키지는 초소형, 초박형 및 다기능을 요구하고 있기 때문에 다양한 실리콘 칩들이 다층으로 수직 적층된 패키지의 개발이 필요하다. 패키지 및 실리콘 칩의 두께가 계속 얇아지면서 휨 현상, 크랙 및 여러 다른 형태의 파괴가 발생될 가능성이 많다. 이러한 문제는 패키지 재료들의 열팽창계수의 차 및 패키지의 구조적인 설계로 인하여 발생된다. 본 연구에서는 4층으로 적층된 FBGA 패키지의 휨 현상 및 응력을 수치해석을 통하여 상온과 리플로우 온도 조건에서 각각 분석하였다. 상온에서 가장 적은 휨을 보여준 경우가 리플로우 공정 조건에서는 오히려 가장 큰 휨을 보여 주고 있다. 본 연구의 물성 조건에서 패키지의 휨에 가장 큰 영향을 미치는 인자는 EMC의 열팽창계수, EMC의 탄성계수, 다이의 두께, PCB의 열팽창계수 순이었다. 휨을 최소화하기 위하여 패키지 재료들의 물성들을 RMS 기법으로 최적화한 결과 패키지의 휨을 약 $28{\mu}m$ 감소시킬 수 있었다. 다이의 두께가 얇아지게 되면 다이의 최대 응력은 증가한다. 특히 최상부에 위치한 다이의 끝 부분에서 응력이 급격히 증가하기 시작한다. 이러한 응력의 급격한 변화 및 응력 집중은 실리콘 다이의 파괴를 유발시킬 가능성이 많다. 따라서 다이의 두께가 얇아질수록 적절한 재료의 선택 및 구조 설계가 중요함을 알 수 있다.

• KIEE International Transactions on Electrophysics and Applications
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• 제4C권6호
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• pp.255-262
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• 2004

In this paper, a number of double-layered microwave integrated circuits (MIC) have been designed and analyzed based on a developed finite-difference time-domain (FDTD) solver. The solver was first validated through comparisons of the computed results with those previously published throughout the literature. Subsequently, various double-layered MIC printed on both isotropic and anisotropic substrates and superstrates, which are frequently encountered in printed circuit boards (PCB), have been designed and analyzed. It was found that in addition to protecting circuits, the added superstrate layer can increase freedoms of design and improve circuit performance, and that the FDTD is indeed a robust and versatile tool for multilayer circuit design.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.1-7
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• 2006

WLCSP(wafer level chip size package)는 웨이퍼 레벨에서 패키지 공정이 이루어지는 차세대 패키지 중 하나이다. WLCSP는 웨이퍼 레벨에서 패키지 공정이 이루어진다는 특징으로 인하여 웨이퍼당 생산되는 반도체 칩의 수에 따라 그 패키징 비용을 크게 줄일 수 있다는 장점이 있다. 그러나 응력 버퍼 역할을 하는 기판을 없애는 혁신적인 구조로 인하여 솔더 조인트의 신뢰성이 기존의 BGA 패키지에 비하여 취약하게 되는데, 이러한 솔더 조인트 신뢰성에 대하여 반도체 칩과 솔더볼을 연결하는 폴리머 절연층은 열팽창계수 차이에 의해 발생하는 응력을 흡수하는 중요한 역할을 하게 된다. 본 연구에서는 하이닉스에서 개발한 Omega-CSP를 사용하여 솔더볼 배열 변화와 제 1 절연층의 특성에 따른 솔더 조인트의 열피로 특성을 평가하였다. 그 결과 절연층의 특성 변화가 솔더 조인트의 열피로 특성에 주는 영향은 솔더볼 배열 구조에 따라 변화되는 것을 확인하였다.

• 전자공학회논문지A
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• 제32A권5호
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• pp.737-748
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• 1995

In this paper, we studyed the variables in the design of multichip memory modules with 4M$\times$1bit DRAM chips to construct high capacity and high speed memory modules. The configuration of the module was 8 bit, 16 bit, and 32 bit DRAM modules with employing 0.6 W, 70 nsec 4M$\times$1 bit DRAM chips. We optimized routing area and wiring density by performing the routing experiment with the variables of the chip allocation, module I/O terminal, the number of wiring, and the number of mounting side of the chips. The multichip module was designed to be able to accept MCM-L techiques and low cost PCB materials. The module routing experiment showed that it was an efficient way to align chip I/O terminals and module I/O terminals in parallel when mounting bare chips, and in perpendicular when mounting packaged chips, to set module I/O terminals in two sides, to use double sided substrates, and to allocate chips in a row. The efficient number of wiring layer was 4 layers when designing single sided bare chip mounting modules and 6 layers when constructing double sided bare chip mounting modules whereas the number of wiring layer was 3 layers when using single sided packaged chip mounting substrates and 5 layers when constructing double sided packaged chip mounting substrates. The most efficient configuration was to mount bare chips on doubled substrates and also to increase the number of mounting chips. The fabrication of memory multichip module showed that the modules with bare chips can be reduced to a half in volume and one third in weight comparing to the module with packaged chips. The signal propagation delay time on module substrate was reduced to 0.5-1 nsec.