• 한국전자파학회논문지
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• 제29권2호
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• pp.138-141
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• 2018

본 논문에서는 FPGA를 이용하여 디지틀 방식으로 영상 레이다에 사용하는 주파수 변조된 첩(Chirp) 신호를 생성하고, 이 신호를 I-Q 변조하여 RF 신호로 변환 한 후 24 주파수 체배기로 체배하여 94 GHz W-대역에서 광대역 첩 신호발생 장치의 설계, 제작한 연구 결과를 제시한다. 개발된 첩 발생기는 94 GHz의 캐리어 주파수와 960 MHz의 대역폭을 가지는 주파수 변조된 신호이며, 평탄도는 IF단(3.9 GHz)에서 1 dB 이내, W-대역에서 2 dB 이내 그리고 3 W의 출력을 보여주고 있다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.20-25
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• 2009

본 논문에서는 모바일 환경 기반의 3차원 그래픽 연산을 위한 조명처리 엔진 및 쉐이더 프로세서에 사용 가능한 제곱근과 역제곱근 연산기의 구조를 제안한다. 제안하는 구조는 Taylor 전개식을 기반으로 하여 참조 테이블 및 보정 유닛으로 구성되어 있어 참조 테이블의 크기를 줄였다. 연산 결과는 IEEE-754 표준의 단정도 32 bit 부동소수점 형식과 모바일 환경을 위하여 이를 축소한 24 bit 부동소수점 형식에 대해 OpenGL 1.x ES 에서 요구하는 $10^{-5}$의 정확도를 거의 만족한다. 제안된 구조에 따라 설계된 제곱근 및 역제곱근 연산기는 Verilog-HDL을 사용하여 설계되었으며 파라미터 변경을 통하여 24 bit와 32 bit 연산이 가능하도록 합성이 가능하고 1사이클의 잠복기를 갖는다. 설계된 연산기들의 동작은 FPGA를 이용한 검증시스템을 통하여 검증하였다.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.35-40
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• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2004년도 춘계 종합학술대회 논문집
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• pp.365-371
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• 2004

디지털 기술의 급속한 발전으로 디지털 방송에 대한 여러 가지 요소기술과DTV가 곧 상용화 될 전망이다. 본 연구는 대용량 DVD 저장매체를 이용하여 3D 1-n급 방송 스트림을 송출하기 위한 시스템 설계에 관한 것이다. HD급 방송 스트림을 위한 HDD 및 여러 가지 저장매체를 통해 영상 데이터를 억세스를 하지만 데이터 보관방법상의 문제점과 디스크의 원리상 데이터 억세스를 균일하게 처리하지 못하여 발생하는 인터페이스 동기 불일치 등의 문제점이 있다. 그러므로 DVD 매체를 통한 저장방법 및 억세스의 균일함을 제공하고, 송출 출력을 2.4Mpds 인터페이스 고정시켜 응용 프로그램에서 미디어 정보를 MMIO DMA방식으로 버퍼링하므로써 스트림을 재생할 때 동기 등의 문제점을 해결하였으며, 또한 PCI 컨트롤러는 FPGA VHDR coding하여 PC의 3D-Streamer 응용 프로그램의 명령 신호로 제어를 한다. 이 명령에 따라 3D-Streamer는 3차원 입체영상적인 영상출력을 SMTPE-310M으로 출력하거나 8 DVB 모드로 출력을 하게 된다. 따라서 DVD 전송 직병렬 인터페이스로서 다른 셋톱 장치 및 스트림 전송 장치와 데이터 호환을 이루게 된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.313-315
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• 2010

본 논문에서는 모바일 3차원 그래픽스 시스템에 적용 가능한 SIMD 구조를 갖는 래스터라이저를 하드웨어로 구현하고 FPGA로 검증한 내용을 기술한다. 타일 기반의 스캔 컨버전 회로는 4개의 타일이 동시에 동작하는 SIMD 구조를 따르며 각 타일은 3단계의 계층적 탐색을 통해 타일 내의 방문횟수를 최소화 한다. 실험을 통해 $8{\times}8$ 크기의 타일이 가장 효율적인 것으로 판단되었으며, 계층적 탐색의 마지막 단계에는 $2{\times}2$ 크기의 서브타일을 탐색하게 된다. 플랫 쉐이딩과 고라우드 쉐이딩을 지원하며, 텍스쳐 매핑 회로는 어파인 매핑과 원근보정이 적용된 매핑을 지원한다. 또한 텍스쳐 매핑 회로의 필터링 모드는 포인트 샘플링 방식과 2차 선형 보간 방식을 지원하며, 두 가지의 wrap 모드와 다양한 블렌딩 모드를 지원하도록 설계되어 있다. Xilinx Vertex4 LX100 디바이스를 기준으로 약120Mhz의 동작 속도를 가지며 텍스쳐 메모리와 프레임 버퍼는 검증을 용이하게 하기위해 블록 램으로 설계되었다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.643-650
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• 2014

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기 하드웨어를 구현한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 벡터링 모드를 이용하여 아크탄젠트 연산을 수행하며, 처리량과 속도를 늘리기 위해 잉여 이진 수체계와 파이프라인 구조를 적용하였다. 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였으며, MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였다. TSMC $0.18-{\mu}m$ CMOS 공정으로 테스트 칩을 제작하였으며, 테스트 결과 정상 동작함을 확인하였다. 약 82,000 게이트로 구현되었고, 400MHz@1.8V로 동작하여 400 MS/s의 연산 성능을 갖는 것으로 평가되었다.

• 전자통신동향분석
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• 제27권1호
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• pp.51-60
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• 2012

실리콘 관통 홀(TSV) 기술은 2006년 삼성전자가 낸드 플래시 메모리에 적용하여 적층된 시제품을 선보인 이후 선풍적인 기술적 관심을 불러일으키고 있다. 그러나, 안타깝게도 CMOS 이미지 센서 모듈 외에는 실제로 양산에 적용되고 있는 사례가 매우 드물다. 이는 기술적으로, 그리고 상업적으로도 극복해야 하는 어려움이 많기 때문이다. 최근 Xilinx사는 28nm FPGA를 네 개의 작은 칩으로 분리하여 TSV가 있는 실리콘 인터포저 위에 2차원적으로 집적한 제품을 고객사들에게 선적하기 시작했다. 이와 같은 2.5D 집적 기술은 3D IC 집적 기술의 상용화를 위한 중간 단계로 여겨질 뿐만 아니라 그 자체로 독립적인 시장을 형성할 기술로도 판단되고 있다. 본고에서는 2.5D 집적을 위한 인터포저 기술개발 및 표준화 동향에 대해 소개하고자 한다.

• 전자공학회논문지
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• 제53권5호
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• pp.3-12
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• 2016

최근 들어, 밀리미터파 대역을 활용하는 5세대 이동 통신 시스템에 대한 연구가 활발히 진행되고 있으며, 밀리미터파 대역의 전파 감쇠 특성으로 인하여 전력 증폭기의 비선형성을 완화시키는 방법의 중요성이 증가하고 있다. 본 논문에서는 전력 증폭기의 특성을 선형구간과 비선형구간을 구분하여 구간별 계수를 사용하는 구간별 차등 다항식 모델을 제안하였다. 또한, 제안된 모델과 직접 학습 방식을 이용하여 디지털 사전왜곡기 구현 방안을 제시하였다. 제안된 모델의 성능을 검증하기 위하여 LTE 신호를 인가한 60 GHz 대역 전력증폭기를 위한 제안된 모델과 직접 학습 방식에 기반한 디지털 사전왜곡기를 FPGA로 구현하였고 하드웨어 테스트벤치를 통하여 성능 및 연산 복잡도를 비교 검증하였다. 제안된 모델은 기존 단일 다항식 모델 대비 ACLR 측면에서는 3.3 dB 개선됨을 보였으며 연산 복잡도 측면에서는 7.5 % 감소됨을 보여주었다

• 전력전자학회지
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• 제9권2호
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• pp.26-30
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• 2004

전력전자 분야에서 사용되는 전동기 제어 시스템 또는 UPS, 능동필터 등 반도체 전력회로 제어에 다양한 신호처리와 고속연산이 가능하도록 하드웨어적으로 부동소숫점을 연산하거나 MAC 연산 기능 등이 있어 계산 속도가 빠르다는 장점 때문에 TMS320C3X등의 DSP가 많이 사용되어 왔다. 그런데 DSP는 입/출력 기능이 상당히 떨어지므로 외부에 A/D 변환기, EPLD 또는 FPGA 등의 외부소자 들이 많이 필요하여 회로가 상당히 복잡하다는 문제가 있었다. 이에 비하여 마이크로제어기는 입/출력 기능이 우수하나 연산속도가 상당히 떨어진다는 단점이 있다.(중략)

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 하계학술대회
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• pp.320-321
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• 2011

본 논문은 디지털 케이블전송망인 HFC(Hybrid Fiber and Coaxial)망 기반하에서 6MHz 다수의 방송채널결합 기술을 이용하여, 대용량 3D 및 8K-UHD 콘텐츠 전송을 위한 방송망 채널결합형 200Mbps 급 1024-QAM 송수신시스템 개발에 대하여 기술한다. H.264 비디오 부호화기를 사용하여 8K-UHDTV 및 3D/UHD 융합형 서비스를 시청자에게 제공하기 위해서는 약 120~160Mbps 의 대용량 데이터 전송률이 확보되어야 한다. 이와같이 대용량 3D/8K-UHDTV 콘텐츠를 전송하기 위해서는 상대적으로 채널환경이 우수한 HFC 디지털 케이블망을 이용한 대용량 실감미디어 콘텐츠 전송기법에 대한 연구가 주목 받고 있다. 본 논문에서는 FPGA 를 이용하여 HFC 망 기반에서 기존 OpenCalbe/DOCSIS 3.0 256-QAM 대비 약 30% 전송효율이 개선된 3D/8K-UHDTV 대용량 실감미디어 콘텐츠 전송을 위한 방송망 채널결합형 1024-QAM 송수신기 구현 및 개발에 관한 내용을 기술한다.