• Proceedings of the KIPE Conference
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• 2011.07a
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• pp.356-357
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• 2011

3-레벨 중성점 다이오드 클램프 (NPC) 인버터는 우수한 토폴로지로 알려져 있지만 구조적으로 중성점 전위가 변동하는 문제가 내제하고 있다. 본 논문에서는 3-레벨 NPC 인버터 중 성점 전압의 변동을 제어하기 위해 중성점 전류의 예측을 활용한 간단한 제어 기술이 제안되었다. 제안된 방법은 한 샘플링 앞선 시점의 중성점 전류를 예측하고 중성점 평형 요소를 포함하는 오프셋 전압(Voffset)을 이용하여 중성점 전압을 제어 한다. 중성점 전위 변동은 간단히 제어할 수 있고 제안된 중성점 전압 제어의 유효함은 시뮬레이션 결과를 통해 입증하였다.

• Proceedings of the KIPE Conference
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• 2014.11a
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• pp.187-188
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• 2014

본 논문에서는 3-레벨 NPC(Neutral Point Clamped) 인버터에서 상단 커패시터 전압과 하단 커패시터의 전압의 불균형 시 나타나는 출력 상전류 왜곡에 대한 보상기법에 대하여 제안한다. 스위칭 기법은 SVPWM(Space Vector Pulse Width Modulation)을 사용하였고 상단 커패시터 전압과 하단 커패시터 전압의 불균형이 DC-Link 전압의 0% 15% 35%일 때의 보상 전과 보상 후를 비교 분석 하여 시뮬레이션으로 출력 상전류 보상기법을 검증하였다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.395-396
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• 2017

차세대 고속 이동수단에 필요한 고전력 전동기에 대한 관심이 꾸준히 증가하는 추세이다. 본 논문에서는 고전력 동기전동기(PMSM) 구동에 필요한 전력 인버터의 제어 및 센서리스 제어기법을 적용한 자속 기준 제어(Field-oriented control)를 시뮬레이션을 통해 입증하였다. 고전력에서 인버터 스위치의 전력부담을 줄이기 위해 3-레벨 인버터를 설계하고, 벡터 제어 SVPWM 방식을 적용하였으며 고전력 및 고속 PMSM의 파라미터에 맞추어 센서리스(sensorless) 제어기를 설계하였다. 센서리스 제어에는 모델 기준 적응 시스템(MRAS)을 통해 속도 및 위치를 예측하여 모터를 제어하는 방식을 적용하였다. 가속시 5초간 가가속도 값을 적용하여 필요 토크 및 속도제어를 Matlab/Simulink에서 설계 및 구현하고, 예측속도와 실제 모터속도는 최대 0.01 rad의 오차를 나타났고, 67초 동안 목표 속도 500 rad/s까지 가속함을 확인하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.138-139
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• 2014

3레벨 NPC 인버터는 구조상 DC Link가 두 개의 커패시터로 직렬 구성되어 있어 두 커패시터 간의 전압 불균형의 문제가 발생한다. 중성점의 변동으로 인하여 스위치 소자의 소손과 제어기의 오작동 등 시스템의 안정도가 떨어지게 된다. 기존의 중성점 전압을 제어하는 오프셋 전압 인가 방식은 zero point 지점에서 불연속 스위칭 구간이 존재하기 때문에 중성점 제어가 불가능하다. 본 논문에서는 중성점 전압을 제어하기 위하여 DPWM 기법에서 중성점 전압을 제어하는 방식을 제안하였다. DC Link의 두 커패시터 전압 불균형이 발생하면 $60^{\circ}(+30^{\circ})$ DPWM 기법으로 Positive 벡터와 Negative 벡터의 스위칭 인가 시간을 조절하여 두 커패시터의 전압 균형을 이루게 한다. 시뮬레이션을 통하여 본 논문에서 제안한 방식에 대한 타당성을 검증하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.508-509
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• 2014

전력변환장치의 효율을 개선하기 위해 많은 연구가 이루어지고 있는 가운데, 본 논문에서는 3-레벨 인버터 중에서도 NPC 인버터와 T-타입 인버터를 사용한다. 각 인버터는 서로 다른 스위치 정격에 의해 손실 차이가 생기며, 또한 손실에 영향을 미치는 MI(Modulation Index), PF(Power Factor), 그리고 스위칭 주파수에 따라 손실의 크기가 좌우 되었다. 하지만 두 인버터는 각 구조의 특성상 NPC 의 경우 도통손실이 매우 크며, T-타입의 경우 스위칭 손실이 크게 나타난다는 모듈상의 한계가 있다. 본 논문에서는 인버터 구조에 따라 손실에 지배적으로 영향을 미치는 각 Device의 특성을 고려하여, 전력변환장치에서 발생되어지는 도통손실과 스위칭손실을 분석 하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.447-448
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• 2014

화석연료의 고갈이 진행됨에 따라 그 대안으로 신재생 에너지에 초점이 맞춰지고 있다. 신재생 에너지 발전의 중요성이 대두됨에 따라 계통연계형 인버터의 중요성 역시 부각되고 있으며 이에 대한 연구들이 활발히 진행되고 있다. 여러 연구 중의 하나로 멀티레벨 인버터를 들 수 있는데, 이는 2-레벨 인버터와 비교했을 때, 동일한 스위칭 주파수에서 출력전압 및 전류의 고조파 성분을 크게 줄일 수 있다는 장점을 갖는다. 본 논문에서는 NPC 3-레벨 인버터를 이용하여 태양광 발전 시스템을 구성하고, 결과를 확인하였다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.346-347
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• 2020

This paper presents the two combination methods for leakage current reduction in photovoltaic system PCS. The leakage current in the photovoltaic system generated from the parasitic capacitance existing between the photovoltaic system and ground relevance to common mode voltage caused by PWM switching. Firstly, Leakage current reduced by a PWM method using two carriers with 180-degree phase different. Secondly, the leakage current is more reduced by connecting LCL filter to the mid-point of DC link. This combining method is revealed in PSIM simulation with 1 uF parasitic capacitance.

• Journal of Power Electronics
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• v.18 no.3
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• pp.702-713
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• 2018

Power loss reduction and total harmonic distortion(THD) minimization are two important goals of improving three-level inverters. In this paper, an optimized pulse width modulation (PWM) strategy that can reduce switching losses and balance the neutral point with an optional THD of three-level neutral-point-clamped inverters is proposed. An analysis of the two-level discontinuous PWM (DPWM) strategy indicates that the optimal goal of the proposed PWM strategy is to reduce switching losses to a minimum without increasing the THD compared to that of traditional SVPWMs. Thus, the analysis of the two-level DPWM strategy is introduced. Through the rational allocation of the zero vector, only two-phase switching devices are active in each sector, and their switching losses can be reduced by one-third compared with those of traditional PWM strategies. A detailed analysis of the impact of small vectors, which correspond to different zero vectors, on the neutral-point potential is conducted, and a hysteresis control method is proposed to balance the neutral point. This method is simple, does not judge the direction of midpoint currents, and can adjust the switching times of devices and the fluctuation of the neutral-point potential by changing the hysteresis loop width. Simulation and experimental results prove the effectiveness and feasibility of the proposed strategy.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.40 no.3
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• pp.152-162
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• 2003

In this paper, Binary to Quaternary Converter(BQC), Quaternary to Binary Converter(QBC) and Quaternary inverter circuit, which is the basic logic gate, have been proposed based on voltage mode. The BQC converts the two bit input binary signals to one digit quaternary output signal. The QBC converts the one digit quaternary input signal to two bit binary output signals. And two circuits consist of Down-literal circuit(DLC) and combinational logic block(CLC). In the implementation of quaternary inverter circuit, DLC is used for reference voltage generation and control signal, only switch part is implemented with conventional MOS transistors. The proposed circuits are simulated in 0.35 ${\mu}{\textrm}{m}$ N-well doubly-poly four-metal CMOS technology with a single +3V supply voltage. Simulation results of these circuit show 250MHz sampling rate, 0.6mW power consumption and maintain output voltage level in 0.1V.

• The Transactions of the Korean Institute of Power Electronics
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• v.26 no.2
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• pp.120-126
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• 2021

DC-link capacitors are one of the main components in two-level three-phase voltage source inverters (VSIs); they provide the pulsating input current and stabilize the vacillating DC-link voltage. Ideally, the larger the capacitance of DC-link capacitors, the better the DC-link voltage stabilizes. However, high capacitance increases the cost and decreases the power density of VSI systems. Therefore, the capacitance should be chosen carefully on the basis of the DC-link voltage ripple requirement. However, the DC-link voltage ripple is dependent on the pulse-width modulation (PWM) strategy. This study especially presents a DC-link voltage ripple analysis when the minimum loss discontinuous PWM strategy is applied. Furthermore, an equation for the selection of the minimum capacitance of DC-link capacitors is proposed. Experimental results with R-L loads are also provided to verify the effectiveness of the presented analysis.