• ETRI Journal
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• 제34권5호
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• pp.706-712
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• 2012

In previous work, novel maskless bumping and no-flow underfill technologies for three-dimensional (3D) integrated circuit (IC) integration were developed. The bumping material, solder bump maker (SBM) composed of resin and solder powder, is designed to form low-volume solder bumps on a through silicon via (TSV) chip for the 3D IC integration through the conventional reflow process. To obtain the optimized volume of solder bumps using the SBM, the effect of the volumetric mixing ratio of resin and solder powder is studied in this paper. A no-flow underfill material named "fluxing underfill" is proposed for a simplified stacking process for the 3D IC integration. It can remove the oxide layer on solder bumps like flux and play a role of an underfill after the stacking process. The bumping process and the stacking process using the SBM and the fluxing underfill, respectively, for the TSV chips are carefully designed so that two-tier stacked TSV chips are sucessfully stacked.

• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.35-43
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• 2017

The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.99-104
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• 2013

소형화된 고기능성 휴대용 전자기기의 수요 급증에 따라 기존에 사용되던 수평구조의 2차원 회로의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 회로들을 수직으로 적층한 뒤, 수평구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 집적 회로 적층기술이 새롭게 제안되었다. 본 연구에서는 차세대 반도체 소자의 회로 집적도를 비약적으로 증가시킬 수 있고, 현재 문제점으로 대두 되고 있는 선로의 증가, 소비전력, 소자의 소형화, 다기능 회로 문제를 동시에 해결 할 수 있는 3차원 구조를 갖는 회로소자에 대한 특성을 연구하였다.

• 마이크로전자및패키징학회지
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• 제20권1호
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• pp.1-5
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• 2013

3D integration 기술 특히 W2W integration 기술은 전자산업의 디바이스 scaling 문제를 해결하고 고성능화 소형화 추세에 맞춘 가장 핵심적인 기술 방향이다. 그러나 W2W integration 기술은 현재 가격과 생산수율의 장애를 가지고 있고, 이를 해결하기 위해서 웨이퍼 매칭, 리던던시, 다이 면적 축소, 배선 층 수 축소와 같은 디자인 연구들이 진행되고 있다. W2W integration 기술이 대량생산으로 연결되기 위해서는 우선적으로 웨이퍼 본딩, 실리콘연삭, TSV 배선 공정의 최적화가 이루어져야 하겠지만, 가격을 포함한 생산수율을 높이기 위해서는 반드시 디자인 연구가 선행되어야 하겠다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.196-203
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• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• 마이크로전자및패키징학회지
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• 제17권4호
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• pp.1-9
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• 2010

삼차원 집적화기술의 현황과 과제 및 향후에 요구되어질 새로운 삼차원 집적화기술의 필요성에 대해 논의를 하였다. Super-chip 기술이라 불리우는 자기조직화 웨이퍼집적화 기술 및 삼차원 헤테로집적화 기술에 대해 소개를 하였다. 액체의 표면장력을 이용하여지지 기반위에 다수의 KGD를 일괄 실장하는 새로운 집적화 기술을 적용하여, KGD만으로 구성된 자기조직화 웨이퍼를 다층으로 적층함으로써 크기가 다른 칩들을 적층하는 것에 성공을 하였다. 또한 삼차원 헤테로집적화 기술을 이용하여 CMOS LSI, MEMS 센서들의 전기소자들과 PD, VC-SEL등의 광학소자 및 micro-fluidic 등의 이종소자들을 삼차원으로 집적하여 시스템화하는데 성공하였다. 이러한 기술은 향후 TSV의 실용화 및 궁극의 3-D IC인 super-chip을 구현하는데 필요한 핵심기술이다.

• 마이크로전자및패키징학회지
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• 제15권2호
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• pp.63-67
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• 2008

전자산업의 소형화와 경량화 추세에 맞추어 최근 집적 칩(IC)이나 패키지를 적층시키는 삼차원 집적화(3D integration) 기술 개발은 차세대 핵심기술로 중요시되고 있다. 본 연구에서는 삼차원 집적화 공정 기술 중 하나인 초박막 실리콘 웨이퍼 연삭(grinding)공정이 웨이퍼 표면에 미치는 영향에 대해서 조사하였다. 실리콘 웨이퍼를 약 $30{\mu}m$과 $50{\mu}m$ 두께까지 연삭한 후, 미세연삭(fine grinding) 단계까지 처리된 시편을 건식 연마(dry polishing) 또는 습식 애칭(wet etching)으로 표면 처리된 시편들과 비교 분석하였다. 박막 웨이퍼 두께는 전계방시형 주사전자현미경과 적외선 분광기로 측정하였고, 표면 특성 분석을 위해선 표면주도(roughness), 표면손상(damage), 경도를 원자현미경, 투과정자현미경 그리고 나노인덴터(nano-indentor)를 이용하여 측정하였다. 표면 처리된 시편의 특성이 표면 처리되지 않은 시편보다 표면주도와 표면손상 등에서 현저히 우수함을 확인 할 수 있었으나, 경도의 경우 표면 처리의 유무에 관계없이 기존의 벌크(bulk)실리콘 웨이퍼와 오차범위 내에서 동일한 것으로 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.203-207
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• 1999

In this paper we report new integration technology developed for three-dimensional metallic microstructures in an arbitrary shape. We have developed the two fabrication methods: Multi-Exposure and Single-Development (MESD) and Sacrificial Metallic Mold(SMM) techniques. Three-dimensional photoresist mold can be formed by the MESD method while unlimited number of structural levels can be realized by the SMM technique. Using these two techniques we have fabricated solenoid inductors and levitated spiral inductors for RF applications. We have achieved peak Q- factors over 40 in the 2-10㎓ range, the highest number among the inductors reported to date. Finally, we propose "On-Chip Passives" as a post IC process for monolithic integration of inductors, tunable capacitors, microwave switches, transmission lines, and mixers and filters toward future single-chip transceiver integration.

• Korean Chemical Engineering Research
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• 제47권1호
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• pp.1-10
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• 2009

작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.