• 융합신호처리학회논문지
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• 제11권4호
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• pp.310-319
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• 2010

본 논문에서는 웨이브렛 변환과 쿼드트리 알고리즘을 이용한 디지털 워터마킹 알고리즘을 제안하였다. 제안한 알고리즘은 웨이블렛 변환과 웨이블렛 패킷 변환을 이용하여 입력영상을 변환하고, 쿼드트리와 Cox 알고리즘을 이용하여 워터마크를 삽입하였다. 제안한 알고리즘의 성능 평가를 위한 시뮬레이션은 DWT 변환 레벨과 대역(HH, LH, HL)에 따른 워터마킹 효과와 AWPT 변환 레벨에 따른 워터마킹의 효과에 대하여 수행하였고, DWT를 이용한 결과와 AWPT를 이용한 결과를 비교하였다. 또한 최저주파수대역(LL)의 워터마킹의 효과에 대하여 알아보았다. 시뮬레이션 결과에서 6 레벨 DWT의 HH, HL, LH 대역에 동시에 워터마크를 삽입하였을 경우에 다른 경우들과 비교하여 가장 좋은 결과를 보였다. 3 레벨의 AWPT의 결과는 3레벨의 DWT 결과와 비교하여 향상된 상관도 값을 보였다. 또한 전체 워터마크 중 30~60%를 LL 대역에 삽입하였을 경우에 PSNR 성능은 1~2dB 정도 떨어지나 추출한 워터마크의 상관도 값은 향상된 결과를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.931-934
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• 2003

DWT(Discrete Wavelet Transform)를 2차원 하드웨어로 구현하기 위해서 많은 하드웨어와 실행시간이 들기 때문에 효율적인 구조가 중요하다. 그래서, 이 논문에서는 2차원 DWT에 대한 효율적인 하드웨어 이용률과 크기의 감소, 완벽한 레지스터 이용률, 규칙적인 데이터 흐름으로 필터 길이의 확장을 쉽게 할 수 있도록 구조를 개선하고, 개선된 구조를 VHDL로 검증하였다.

• 디지털콘텐츠학회 논문지
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• 제5권2호
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• pp.128-132
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• 2004

In this paper, a Fuzzy Inference System(FIS) based watermarking algorithm in Discrete Wavelet Transform(DWT) domain is proposed. A 2D fuzzy inference values, in which the inputs are parameters of the coefficients of the DWT block of the original image and the output is strength of watermark embedded, is devised. The fuzzy inference algorithm guarantees that the watermark to be embedded into the original image adaptively. The experimental results shows that proposed approach is robust to the digital image processing schemes.

• 전자공학회논문지CI
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• 제40권2호
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• pp.17-25
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• 2003

본 논문에서는 상태 변수 표현 방법에 따른 알고리즘 분할을 통해 2차원 웨이브렛 변환 연산을 실시간으로 처리할 수 있는 프로세서 구조를 제안하였다. 제안된 프로세서 구조는 영상입력에 대하여 행, 열 방향을 동시에 고려하여 데이터 플로우 방식으로 처리함으로써 중간적인 결과의 메모리 저장 및 읽기에 소요되는 전달 지연 시간을 감소할 수 있어 실시간 처리에 적합한 VLSI 구조이다. 필터의 길이를 K라할 때 프로세서는 내부에 4개의 곱셈기, 4개의 덧셈기 및 NK-N 크기의 메모리를 가지는 등의 하드웨어 복잡도가 낮아 웹 카메라 서버와 같은 내장형의 응용에 매우 적합한 구조이고, 쉽게 어레이 구조로 확장할 수 있어 고성능을 요구하는 다양한 영상 처리 응용에도 사용 가능하다.

• 한국해양환경ㆍ에너지학회지
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• 제1권2호
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• pp.82-95
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• 1998

이 논문에서는 LS/DYNA3D를 이용하여 다음과 같은 2가지 수치 시뮬레이션을 수행한다: 첫 번째 시뮬레이션은 310,000 DWT 이중선체 VLCC (피충돌선)과 35,000 및 105,000 DWT의 2척의 유조선(충돌선)들과의 충돌에 관한 경우로서, 충돌선들은 VLCC의 중심선에 직각으로 중앙부에 충돌하는 것으로 가정한다. 두 번째는 40,000 DWT급의 재래식과 개량식 이중선체 유조선의 선저구조의 2가지 모델, CONV/PD328과 ADH/PD328에 대한 좌초에 관한 시뮬레이션이다. 이 연구의 전체적인 목적은 이중선체 유조선의 선측 및 선저구조에 충돌 및 좌초가 각각 발생하는 동안에 이중선체의 내판이 찢어지기 시작하고 운동에너지가 소산되면서 선체가 정지되는 등의 구조적인 파손 및 흡수에너지의 역학적인 거동을 이해하는 것이다. 이러한 수치 시뮬레이션을 통하여 충돌 및 좌초시의 손상 정도를 쉽게 추정할 수 있을 것이고 유조선의 설계 시 안전도의 개선에 이바지할 수 있게 할 것이다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.618-627
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• 2002

2차원 이산 웨이블릿 변환(2D-DWT)을 이용한 영상처리에서 영상의 경계부분 화소들을 처리하는 방법은 영상의 화질과 구현비용에 영향을 미친다. 본 논문에서는 하드웨어 및 소프트웨어 구현에 적합하고 화질의 손실이 거의 없는 효과적인 경계화소 처리방법을 제안하였다. 이 방법은 2차원 영상을 1차원 배열로 처리하는 방법으로, DWT 진행방향에 따라 영상을 직렬의 연속적인 데이터구조로 간주하고 DWT를 수행(Serial-Sequential Processing)한다. 제안한 방법의 성능 및 구현의 용이성을 보이기 위하여 영상을 압축하고 복원하는 영상압축 코덱을 구현하여 실험하였다. 여기에는 로그-스케일의 고정 양자화기를 사용하였으며, 엔트로피 코더는 구현하지 않았다. 실험결과 압축률 2:1 이상의 경우(엔트로피 코딩을 제외한 압축율) 주기적 확장(Periodic Expansion, PE)방법과는 거의 동일한 SNR(Signal to Noise Ration)을 보였으며, 대칭적 확장(Symmetric Expansion, SE)방법에 비해서는 15.3%, 0-화소 삽입(Zero-Padding Expansion, ZPE)방법에 비해서는 9.6% 높은 SNR을 보였다. 또한 주기적 확장방법은 본 논문의 방법에 비해 12.99%의 메모리가 더 필요하였으며, 영상의 압축동작만을 고려할 때 제안한 방법에 비해 SE 방법과

• 한국통신학회논문지
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• 제26권8B호
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• pp.1119-1128
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• 2001

본 논문에서는 이차원(2-D) 이산 웨이블릿 면환(Discrete Wavelet Transform, DWT)을 이용한 연상압축기를 FPGA 칩에서 실시간으로 동작 가능하도록 하는 효율적인 메모리 스케줄링 방법(E$^2$M$^2$)을 제안하였다. S/W적으로 위의 메모리 사상 방법을 검증한 후, 실제로 상용화된 SFRAM을 선정하여 메모리 제어기를 구현하였다. 본 논문에서는 Mallet-tree를 이용한 2-D DWT 영상압축 칩을 구현할 경우를 가정하였다. 이 알고리즘은 연산 과정에서 많은 데이터를 정장하여야 하는데, FPGA는 많은 데이터를 저장할 수 있는 메모리가 내장되어 있지 않으므로 외부 메모리를 사용하여야 한다. 외부메모리는 열(row)에 대해서만 연속(burst) 읽기, 쓰기 동작이 가능하기 때문에 Mallet-tree 알고리즘의 데이터 입출력을 그대로 적용할 경우 실시간 동작을 수행하는 DWT 압축 칩을 구현할 수 없다. 본 논문에서는 데이터 쓰기를 수행할 경우에는 메모리 셀(cell)의 수직 방향을 저장시키고 읽기를 수행할 때는 수평으로 데이터의 연속 읽기를 수행함으로써 필터가 항상 수평 방향에 위치하게 하는 방법을 제안하였다. 입방법을 C-언어로 DWT 커넬(Kernel)과 메모리의 에뮬레이터(emulator)를 구현하여 실험한 결과, Mallat-tree 이론을 그대로 적용시켰을 때와 동일한 필터링을 수행할 수 있음을 검증하였다. 또한, 상용화된 SDRAM의 메모리 제어기를 H/W로 구현하여 시뮬레이션 함으로써 본 논문에서 제안한 방법이 실제적인 하드웨어로 실시간 동작을 할 수 있음을 보였다.

• 대한전자공학회논문지SP
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• 제40권5호
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• pp.332-346
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• 2003

본 논문에서는 2차원 DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상을 압축 및 복원할 수 있는 시스템을 구현하였다. 제시한 DWT 기반 영상압축 시스템은 크게 영상을 압축하는 FPGA 보드와 영상을 복원하는 응용 소프트웨어로 구성된다. 먼저 영상을 압축하는 FPGA는 A/D 변환기로부터 영상을 받아들여서 웨이블릿 변환을 이용하여 영상을 압축하고 PCI 인터페이스를 이용하여 PC로 저장하며, PC에 저장된 압축된 영상정보는 응용 소프트웨어를 이용하여 복원된다. 영상압축 시스템은 A/D 변환기에 동기하여 NTSC YCbCr(4:2:2)의 640×240 영상을 초당 약 60 필드 압축한다. 구현된 하드웨어는 APEX20KC EP20K1000CB652-7의 FPGA에서 11,120개의 LAB(Logic Array Block)와 27,456개의 ESB(Embedded System Block)를 사용하여 하나의 FPGA내에 사상되었다. 전체적으로 33MHz의 클럭을 사용하고 메모리 제어부는 100MHz의 클럭을 사용하여 동작한다.

• 디지털산업정보학회논문지
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• 제7권4호
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• pp.119-131
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• 2011

In this paper, we explore the application of 2-D dual-tree discrete wavelet transform (DDWT), which is a directional and redundant transform, for image coding. DDWT main property is a more computationally efficient approach to shift invariance. Also, the DDWT gives much better directional selectivity when filtering multidimensional signals. The dual-tree DWT of a signal is implemented using two critically-sampled DWTs in parallel on the same data. The transform is 2-times expansive because for an N-point signal it gives 2N DWT coefficients. If the filters are designed is a specific way, then the sub-band signals of the upper DWT can be interpreted as the real part of a complex wavelet transform, and sub-band signals of the lower DWT can be interpreted as the imaginary part. The quincunx lattice is a sampling method in image processing. It treats the different directions more homogeneously than the separable two dimensional schemes. Quincunx lattice yields a non separable 2D-wavelet transform, which is also symmetric in both horizontal and vertical direction. And non-separable wavelet transformation can generate sub-images of multiple degrees rotated versions. Therefore, non-separable image processing using DDWT services good performance.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권2호
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• pp.124-130
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• 2005

In this paper, low-power design and implementation techniques for DWT(Discrete Wavelet Transform) of the JPEG2000 compression are proposed. In DWT block of the JPEG2000, linear phase 9 tap and 7 tap filters are used. For low-power implementation of those filters, processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized. Proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of the binary values of filter coefficient. Finally, in third block, multiplied values are output and stored in flip-flop train. For comparison of the implementation area and power dissipation, proposed and conventional structures are implemented by using Verilog-HDL coding. In simulation, it is shown that 53.1% of the implementation area can be reduced comparison with those of the conventional structure.