• 전기전자학회논문지
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• 제25권4호
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• pp.697-702
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• 2021

고속 푸리에 변환(Fast Fourier Transform, FFT)은 다양한 응용처에서 널리 사용되는 주요 신호처리 블록이다. 일반적으로 1024 포인트 이상의 긴 FFT 처리의 경우 높은 SQNR(Signal-to-Quantization Ratio)를 유지하면서도 낮은 하드웨어 복잡도의 구현이 매우 중요하다. 본 논문에서는 낮은 복잡도의 FFT 알고리즘과 간단한 동적스케일링 기법을 제시한다. 이를 통해 2048 포인트 FFT연산에 대해서 널리 알려진 radix-2 알고리즘에 비해 곱셉기의 수를 절반으로 줄일 수 있으며, 또한 twiddle factor를 저장하기 위해 필요한 테이블의 크기를 radix-2 및 radix-2² 알고리즘에 비해 각각 35% 및 53%로 축소할 수 있다. 그리고 내부 데이터의 폭을 점진적으로 늘리지 않고서도 55dB 이상의 높은 SQNR을 달성하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.65-73
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• 2002

본 논문에서는 순차적 입력 데이터 처리방식을 이용하여 2048 point FFT/IFFT를 단일 칩으로 구현하는 방법을 제안하고 검증하였다. 순차적으로 입력되는 2028개의 복소 데이터를 처리하기 위해서는 입력 데이터를 저장하는 버퍼가 필요하고 이 입력 버퍼로는 DRAM 회로를 이용한 지연 변환기 (delay commutator)를 사용하여 전체 칩 면적을 35% 이상 줄일 수 있었다. 전체 FFT/IFFT는 16 point FFT를 기본 블록으로 사용하며, radix-4 구조를 가지는 다섯 단계와 radix-2 구조를 가지는 하나의 단계로 이루어져 있다. 각 단계마다 연산을 수행하면서 증가되는 결과 S/N 비를 유지하면서 비트 라운딩을 하기 위해 convergent block floating point (CBFP) 알고리즘을 적용하여 digital audio broadcasting(DAB)을 위한 단일 칩 설계에 기여하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.33-40
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• 2005

본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 $62\%$ 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz(a)2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 $41-\;{\mu}s$가 소요되었다 Verilog-HDL로 설계된 코어는 $0.25-\;{\mu}m$ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다.

• 디지털융복합연구
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• 제11권2호
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• pp.287-297
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• 2013

본 논문은 OFDM 시스템을 위한 효율적인 가변길이 radix-8/4/2 FFT 구조를 제안하였다. radix-8/4/2 연산을 수행하기 위해서 제안한 FFT 프로세서는 shared memory 구조를 사용하여 하드웨어가 단순하고 적은 면적을 차지한다. 메모리 사이즈를 줄이고 데이터들 간의 충돌을 피하기 위해 효율적인 In-place 메모리 엑세스 방법을 제안한다. 또한 회전인자(twiddle factor)를 위한 ROM 기반의 lookup 테이블 방식을 대신하여 적은 면적을 차지하는 회전인자 발생기를 제안한다. 제안한 FFT 프로세서는 802.11a, 802.16a, DAB, DVB-T/H 그리고 xDSL에서 요구하는 모든 FFT 샘플링 포인트인 64, 256, 512, 1024, 2048, 4096 그리고 8192 포인트의 FFT 연산을 할 수 있다.

• 반도체디스플레이기술학회지
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• 제23권3호
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• pp.39-45
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• 2024

The installation of arc circuit breakers is being strengthened to prevent accidents such as electric shock and fire caused by Arc. Among arcs, serial arcs are difficult to detect with general arc detectors because there is not much change in load current when an arc occurs. Therefore, in this paper, unlike the existing Arc Fault Circuit Interrupters method, arc detection hardware is implemented using the FFT algorithm. FFT is suitable for serial arc identification because it can efficiently analyze high-frequency signals generated outside of normal AC signals. This study explains ARC detection circuits and the 2048-FFT based on radix-2 and radix-4, and presents hardware implementation results using FPGA. The implemented system detects the arc up to the frequency range of 122,880 Hz. Through simulation and FPGA board testing, it was confirmed that ARC was detected.

• 한국음향학회지
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• 제14권2호
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• pp.30-39
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• 1995

본 논문에서는 A/D변환 모듈, 신호처리 모듈, VXI 인터페이스 모듈의 하드웨어를 구성하였고 신호처리 모듈과 VXI 인터페이스 모듈 각각에 연산 및 제어용 소프트웨어를 구현하였다. FFT 분석 디바이스의 실시간 대역폭은 100KHZ라고 말할 수 있다. 샘플링을 200KHz에서 point수 2048의 연산 파라미터 하였을 때 20KHz 입력신호의 정현파, 삼각파 및 구형파에 대한 결과를 Hewlett-Packard 3562A Dynamic Signal Analyzer낱 이용한 FFT 분석결과와 각각 비교하였다 주파수 SPAN을 0-100KHz까지로 하고 출력범위를 -40dBV 에서 30dBV 까지로 하였을 때의 결과로서 매우 정확하게 분석됨을 알 수 있었으며, 입력주파수를 10KHz, 20KHz, 50KHz로 각각 주었을 때의 결과를 비교했을 때 원하는 결과를 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.87-95
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• 2009

본 논문에서는 MIMO-OFDM 기반의 SDR 시스템을 위한 효율적인 FFT 구조를 제안한다. 제안한 scalable FFT/IFFT 프로세서는 64/128/512/1024/2048-point FFT 연산을 가변적으로 수행할 수 있다. 또한 mixed radix (MR) 기법과 multi-path delay commutator (MDC) 구조를 사용하여 비단순 승산을 줄임으로써 기존의 설계 구조에 비해 시스템 수율 변화 없이 하드웨어 복잡도를 크게 감소시켰다. 제안된 scalable FFT/IFFT 프로세서는 하드웨어 설계 언어 (HDL)를 이용하여 설계 되었고, 0.18um CMOS 스탠다드 셀 라이브러리를 이용하여 논리 합성되었다. 논리합성 결과 4채널 radix-2 single-path delay feed back (R2SDF) FFT 프로세서와 비교시 59% 감소된 게이트 수와 39% 감소된 메모리로 구현 가능함을 확인하였고, 4채널 radix-2 MDC (R2MDC) FFT 프로세서와 비교시 16.4% 감소된 게이트 수와 26.8% 감소된 메모리로 구현 가능함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제10권2호
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• pp.97-102
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• 2010

본 논문에서는 IEEE 802.16e mobile WiMax 시스템을 위한 효율적인 FFT 프로세서 구조를 제안한다. 제안된 scalable FFT/IFFT 프로세서는 128/512/1024/2048-point FFT 연산을 가변적으로 수행할 수 있다. 또한 mixed radix (MR) 기법과 multi- path delay commutator (MDC) 구조를 사용하여 비단순 승산을 줄임으로써 기존의 설계 구조에 비해 시스템 수율 변화 없이 하드웨어 복잡도를 크게 감소시켰다. 제안된 scalable FFT/IFFT 프로세서는 하드웨어 설계 언어 (HDL)를 이용하여 설계 되었고, 0.18um CMOS 스탠다드 셀 라이브러리를 이용하여 논리 합성되었다. 논리 합성 결과 4채널 radix-2 MDC (R2MDC) FFT 프로세서와 비교시 16% 감소된 게이트 수와 27% 감소된 메모리로 구현 가능함이 확인되었다.

• 대한전자공학회논문지TC
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• 제48권6호
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• pp.28-33
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• 2011

최근 무선통신 기술의 발전과 함께 주파수 자원의 부족현상이 심화 되고 있다. 따라서 주파수 자원을 효율적으로 사용하기 위한 방안의 하나로 CR(Cognitive Radio) 시스템에 대한 연구가 활발히 진행되고 있다. CR 시스템에서는 incumbent user에게 할당된 주파수영역이 사용되지 않을 경우 이를 secondary user에게 할당하여 주파수 사용의 효율을 높인다. CR 시스템에 NC-OFDM 방식을 이용할 경우 incumbent user가 사용하는 주파수 대역에 해당하는 FFT의 입력은 '0'으로 할당된다. 본 논문에서는 CR 시스템에서 사용하는 FFT에 '0'의 입력이 많은 특성을 이용하여 효율적인 Zero flag 생성회로 설계기법, 이를 이용한 메모리 access 감소기법, 덧셈 및 곱셈 연산 횟수의 감소기법을 제안한다. Cognitive Radio 시스템에 적용하기 위해 Radix-$2^4$ SDF(Single-Path Delay Feedback) 구조의 2048포인트 FFT를 Verilog HDL을 이용하여 설계하였으며 제안된 방법으로 FFT를 구현할 때 기존의 방법에 비해 메모리, 덧셈기 및 곱셈기의 전력소모가 크게 감소하며 입력 중 '0' 신호의 비율이 증가함에 따라 전력소비 감소효율이 더욱 증가함을 보인다.

• 한국통신학회논문지
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• 제31권3A호
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• pp.368-376
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• 2006

본 논문은 OFDM 변복조 모뎀 설계에 핵심 IP로 사용될 수 있는 파라메터화된 FFT/IFFT 코어 생성기 FCore_GenSim(Parameterized FFT Core Generation & Simulation Program)에 대해 기술한다. Fcore_GenSim은 FFT 코어의 Verilog-HDL 모델을 생성하는 parameterized 코어 생성기(PFFT_CoreGen)와 생성된 코어의 연산 정밀도를 분석해주는 fixed-point 시뮬레이터(FXP_FFTSim)로 구성된다. PFFT_CoreGen은 FFT 길이(64점 ~2048점 범위)와 입력/출력/중간결과/격자계수의 word-length(8-b~24-b 범위, 2-b 단위)를 지정하면, 지정된 사양을 갖는 FFT 코어의 Verilog-HDL 모델을 생성하며, 총 43,659 종류의 코어를 생성할 수 있다. 또한, 사용자의 필요에 따라 CBFP(Convergent Block Floating Point) 스케일링의 적용 여부를 지정할 수 있다. 생성되는 코어의 내부 구조는 FFT 길이에 따라 radix-2, radix-2/4, radix-2/4/8 알고리듬의 혼합구조가 적용되도록 하였으며, 또한 CBFP 스케일링의 적용 여부에 따라서도 R2SDF 단일구조 또는 R2SDF/R2SDC 복합구조가 적용되도록 함으로써 생성되는 코어의 회로 복잡도와 성능이 최적화되도록 하였다.