• Transactions on Electrical and Electronic Materials
• /
• 제15권3호
• /
• pp.159-163
• /
• 2014

More accurate CD (Critical Dimension) control is required for the nanometer-scaled devices. However, since the reflectivity between substrate and PR (Photoresist) becomes higher, the CD (Critical Dimension) swing curve was intensified. The higher reflectivity also causes PR notching due to the pattern of sub-layer. For this device requirement, it was optimized for the thickness, refractive index(n) and absorption coefficient(k) in the bottom anti-reflective coating(BARC; SiON) and photoresist with the minimum reflectivity. The computational simulated conditions, which were determined with the thickness of 33 nm, n of 1.89 and k of 0.369 as the optimum condition, were successfully applied to the experiments with no standing wave for the 0.13um-device. At this condition, the lowest reflectivity was 0.44%. This optimum condition for BARC SiON film was applied to the process for 0.13um-device. The optimum SiON film as BARC to PR and sub-layer could be formed with the accurate CD control and no standing waver for the nanometer-scaled semiconductor manufacturing process.

• 전기전자학회논문지
• /
• 제23권3호
• /
• pp.878-882
• /
• 2019

XOR(exclusive-OR)-XNOR(exclusive NOR) 회로는 고 성능 산술 연산에 필요한 4-2 압축 회로(4-2 compressor)의 기본 구성 요소이다. 본 논문에서는 에너지 효율이 우수한 XOR-XNOR 회로를 제안한다. 제안한 회로는 임계 경로의 내부 기생 캐패시턴스를 감소시켜 전파 지연 시간을 감소시켰으며, 모든 입력 조합의 경우에 완벽한 출력 값을 가지며 8개의 트랜지스터로 설계되었다. 기존 회로와 비교하여 제안한 회로는 전파 지연 시간이 14.5% 감소하였으며, 전력 소모는 1.7% 증가하였다. 따라서 전력 소모와 지연 시간의 곱 (power-delay product: PDP)과 에너지와 지연 시간의 곱 (energy-delay product: EDP) 각각 13.1%, 26.0% 감소하였다. 제안한 회로는 0.18um CMOS 표준공정을 이용하여 설계하였으며 SPICE 시뮬레이션을 통해 타당성을 입증하였다.

• 한국발생생물학회:학술대회논문집
• /
• 한국발생생물학회 2001년도 후기 제12차 학술대회 논문집
• /
• pp.42-44
• /
• 2001

연중 밀어 (Rhinogobiw brumeu)의 생식소 성숙을 조사하였다. 난소 및 정소의 성숙은 체장 60 mm 이상의 개체에서 뚜렷하였다. 난소는 원추형이며 정소는 쐐기모양으로 복강의 등쪽에 위치한다. 연중 성성숙지수 (gonadosomatic index)의 변화는 암컷 0.19 - 14.28 수컷 0.15-13.34로 산란시기는 5월 하순부터 6월 초순의 하계번식 어류로 사료된다. 성숙기에서 산란기에 이르는 동안 난소내 난자의 성숙정도는 불균질하며 전체 밀어 군집내에서 7월 하순까지도 성성숙지수 (GSI)가 비교적 높게 유지되는 것으로 보아 1차 산란 이후에도 소규모의 산란이 하계에 걸쳐 진행되는 것으로 사료된다. 생식소의 발달은 동계에 시작되어 난소내 난자는 춘계와 하계에 걸쳐 성장이 일어나 지름 0.5 mm의 성숙난자를 형성한다. 이 시기의 정소는 성숙한 정자가 세정관내를 가득 채우고 있다. 정자의 길이는 45 um 이며 두부의 직경은 5 um이며 미토콘드리아를 갖는 중편이 두부 기저부에 함입된 형태이며 첨체를 갖지 않는다.

• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.44-49
• /
• 2008

ASK 100% RF 입력신호를 이용하는 13.56MHz RFID 태그를 위한 클럭 복원회로를 제안하였다. 제안한 클럭 복원회로는, 레지스터로 조절되는 DLL을 이용하여 입력 RF 신호의 크기가 0인 구간에서도 기준 클럭 신호를 사용하지 클럭을 생성하도록 설계되었다. 제안한 회로는 TSMC 0.18um 1P6M 공정을 사용하여 설계하였으며, 제안된 회로는 DLL의 위상 잠김 시간이 6.4usec 이하이며 공급전압이 3.3V에서 43uW를 소모한다.

• 한국전자파학회논문지
• /
• 제28권5호
• /
• pp.430-433
• /
• 2017

본 논문은 0.25 um GaN HEMT 공정을 이용하여 S/C/X-대역에서 저항 피드백 구조의 저잡음 증폭기 MMIC에 관한 연구이다. GaN 소자는 높은 항복 전압과 에너지 밴드갭 그리고 고온에서 안정성을 갖는 고출력 소자로서 장점을 가진다. 따라서 높은 선형성을 가지는 GaN 소자를 이용한 수신기는 리미터 없이 구현할 수 있기 때문에 수신기의 잡음 지수가 개선되고, 수신기 모듈의 크기를 줄일 수 있다. 제안한 GaN 저잡음 증폭기 MMIC는 S/C/X-대역에서 15 dB 이상의 이득, 3 dB 이하의 잡음 지수, 13 dB 이상의 입력 반사 손실, 그리고 8 dB 이상의 출력 반사 손실을 가진다. GaN 저잡음 증폭기 MMIC는 드레인 전압 20 V, 게이트 전압 -3 V일 때, 70 mA의 전류를 소모한다.

• 대한전자공학회논문지SD
• /
• 제46권1호
• /
• pp.98-106
• /
• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 대한전자공학회논문지SD
• /
• 제47권2호
• /
• pp.21-31
• /
• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 대한전자공학회논문지SD
• /
• 제45권8호
• /
• pp.44-47
• /
• 2008

본 논문에서는 UWB PLL charge pump 의 충/방전 전류오차를 최소화하기 위한 회로를 제안하였다. Common-gate 와 Common-source 증폭기를 추가한 피드백 전압 조정기를 구성하여 높은 응답성을 가지는 charge pump를 설계하였다. 제안한 회로는 넓은 동작 영역을 갖으며, 낮은 전원 전압으로도 뛰어난 성능을 보인다. 본 회로는 1.2V 공급 전압과 IBM 0.13um CMOS 공정으로 집적되었다. 설계의 효율성을 평가하기 위해 참고 논문의 다른 회로와 성능을 대조하였다.

• 한국전자파학회논문지
• /
• 제21권11호
• /
• pp.1318-1323
• /
• 2010

밀리미터파 대역의 부품 수요가 많아질 것으로 예상되어지는 57~63 GHz 대역의 하향 변환 혼합기를 IHP SiGe 0.25 um 공정을 이용하여 설계 및 제작하였다. 혼합기 RF 단에 크기를 줄인 3D 발룬(balun)을 위치하였으며, 혼합기는 두 개의 평형 혼합기로 구성하고 LO 신호의 억압과 출력단의 이득을 위하여 버퍼(buffer) 증폭기를 위치하였다. 측정 결과, 변환 이득 13.8 dB, $P1dB_{in}$ -17 dBm, 전류 소모는 88 mA의 특성을 나타내었다.

• 전기전자학회논문지
• /
• 제24권2호
• /
• pp.598-603
• /
• 2020

본 논문에서는 Push-Pull 패스 트랜지스터 구조로 인하여 향상된 Load Transient 특성을 향상시킨 LDO(Low Drop-Out)를 제안하였다. LDO 레귤레이터 내부의 오차증폭기의 출력단과 패스 트랜지스터의 게이트단 사이에 제안된 Push-Pull 회로와 출력단에 Push-Pull 회로를 추가하여 전압 라인에 들어오는 Overshoot, Undershoot를 개선시켜 기존의 LDO 레귤레이터보다 개선된 Load Transient 특성의 델타 피크 전압 값을 갖는다. 제안하는 회로는 Cadence의 Virtuoso, Spectre 시뮬레이션을 이용하여 삼성 0.13um 공정에서 특성을 분석하였다.