• Journal of the Korea Society of Computer and Information
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• v.4 no.1
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• pp.68-75
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• 1999

In this paper, we propose a Baysian method estimating system reliability which is more effective and precise than conventional methods using prior information. This technique estimates system reliabilities that an entire system and multiprocessing system is normally working in multiprocessor system and multiple port connected memory architecture. The reason is why internetwork with multiprocessor system is mainly connected as multiple bus structure, crossbar switching structure and multiport connected memory structure.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.322-325
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• 2010

본 논문은 다른 프로세서간의 어셈블리 코드를 자동으로 변환하는 방법에 대해 소개한다. 어셈블리 언어는 기계어를 사람이 알아보기 쉽도록 만든 저급 언어로서 레지스터 접근과 같은 하드웨어 수준의 작업이 가능한 반면, 컴퓨터 아키텍처에 따라 어셈블리도 다르다. 이에 따라 새로운 프로세서에서 어셈블리 코드가 포함된 프로그램을 동작시키기 위해서는 어셈블리 코드 부분을 새로 작성하여야 한다. 어셈블리를 작성하는 것은 많은 시간이 필요하고 버그가 발생할 확률이 높다. 본 논문에서는 새로 작성할 어셈블리 코드를 동일한 동작을 하는 다른 프로세서의 어셈블리 코드를 통해 생성해내는 방법을 소개한다.

• Proceedings of the Korea Society for Simulation Conference
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• 1992.10a
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• pp.2-2
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• 1992

최근 여러 분야에서 컴퓨터의 용도가 확산되고 더 높은 computing power에 대한 요구가 증가함에 따라, 컴퓨터의 성능을 향상시키기 위하여 프로세서의 고속화와 함께 시스템 구조의 개선을 위한 많은 연구가 진행되고 있다. 한 시스템내에 여러 개의 CPU들이 존재하는 다중프로세서 시스템(multiprocessor system) 구조를 가진 슈퍼미니급 중형 컴퓨터들은 상호연결망으로서 버스(bus) 방식을 많이 채택하고 있다. 버스 구조는 하드웨어가 간단하여 구현이 용이하지만, 여러 개의 시스템 지원들(프로세서들, 기억장치 모듈들 및 입출력 모듈들)이 버스를 공유하기 때문에 경합으로 인한 지연 시간이 발생하게 된다. 이러한 지연 시간으로 인한 성능 저하를 개선하는 방법으로는 버스 수의 증가와 최적 통제 프로토콜의 설계가 있다. 본 연구에서는 여러 개의 버스를 가진 다중프로세서 시스템에서 4가지 대표적인 버스 중재 프로토콜들에 대해 성능을 분석, 비교하여 최적 프로토콜을 제시하고자 한다. 이러한 대규모 하드웨어에 의하여 구현되는 시스템에서 주요 설계 요소들에 따른 시스템 성능 분석과 비교는 설계 단계에서 필수적인 과정이다. 그러나 하드웨어를 만들어서 분석하는 방법은 시간과 비용이 많이 소요되기 때문에 소프트웨어 시뮬레이션 방법이 널리 사용되고 있다. 본 연구팀에서는 시뮬레이션 전용언어인 SLAM II를 이용하여 다중프로세서 시스템의 시뮬레이터를 개발하고, 버스중재 프로토콜(bus arbitration protocol)을 용이하게 변경할 수 있도록 하여 각각의 성능을 비교하였다. 이 연구에서 비교된 프로토콜들은 고정-우선순위 방식(fixed-priority scheme), FIFO(first-in first-out) 방식, 라운드-로빈 방식(round-robin scheme), 및 회전-우선순위 방식(rotating-priority scheme) 등이다. 실험은 시스템의 주요 요소들인 프로세서와 기억장치 모듈 및 버스의 수들을 변경시킴으로써 다양한 시스템 환경에 대한 분석을 시도하였다. 작업 부하가 되는 기하장치 액세스 요구간 시간가격(inter-memory access request time interval)은 필요에 따라서 고정값 또는 확률 분포함수를 사용하였다. 특히, 실행될 프로그램의 특성에 따라 각 프로토콜의 성능이 다르게 나타날 수 있음을 검증하였으며, 기억장치의 지역성(memory locality)에 대한 프로토콜들의 성능도 비교하였다.

• Journal of IKEEE
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• v.1 no.1 s.1
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• pp.31-46
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• 1997

In this paper, a parallel Optimal Best-First search Branch-and-Bound(B&B) algorithm(pobs) is designed and evaluated for MIN-based multiprocessor systems. The proposed algorithm decomposes a problem into G subproblems, where each subproblem is processed on a group of P processors. Each processor group uses tile sub-Global Best-First search technique to find a local solution. The local solutions are broadcasted through the network to compute the global solution. This broadcast provides not only the comparison of G local solutions but also the load balancing among the processor groups. A performance analysis is then conducted to estimate the speed-up of the proposed parallel B&B algorithm. The analytical model is developed based on the probabilistic properties of the B&B algorithm. It considers both the computation time and communication overheads to evaluate the realistic performance of the algorithm under the parallel processing environment. In order to validate the proposed evaluation model, the simulation of the parallel B&B algorithm on a MIN-based system is carried out at the same time. The results from both analysis and simulation match closely. It is also shown that the proposed Optimal Best-First search B&B algorithm performs better than other reported schemes with its various advantageous features such as: less subproblem evaluations, prefer load balancing, and limited scope of remote communication.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.44 no.7 s.361
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• pp.112-121
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• 2007

In this paper, we propose a new checkpointing strategy for dual modular redundancy real-time systems. For every checkpoints the execution results from two processors, and the result saved in the previous checkpoint are compared to detect faults. We devised an operation algorithm in chectpoints to recover from transient faults as well as permanent faults. We also develop a Markov model for the optimization of the proposed checkpointing strategy. The probability of successful task execution within its deadline is derived from the Markov model. The optimal number of checkpoints is the checkpoints which makes the successful probability maximum.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.12 no.4
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• pp.357-364
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• 1987

In this paper we consider the performance Analysis of multistage interconnection network, which is major parts of multi-processor system. We review the Hardware configuration of STAR network system using base-line interconnection network and obtain the probability of clustering basing on analytical model. In addition, Instead of Baseline interconnection system, mentioned above, STAR network system using delta network is considered and TWO probability mentioned above is obtained, finally the comparative result is shown in the figure.

• Journal of Korea Multimedia Society
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• v.9 no.1
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• pp.119-126
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• 2006

The task scheduling in multiprocessor system is one of the key elements in the effective utilization of multiprocessor systems. The optimal assignment of tasks to multiprocessor is, in almost practical cases, an NP-hard problem. Consequently algorithms based on various modern heuristics have been proposed for practical reason. This paper proposes a new task scheduling algorithm using Genetic Algorithm which combines simulated annealing (GA+SA) in multiprocessor environment. In solution algorithms, the Genetic Algorithm (GA) and the simulated annealing (SA) are cooperatively used. In this method, the convergence of GA is improved by introducing the probability of SA as the criterion for acceptance of new trial solution. The objective of proposed scheduling algorithm is to minimize makespan. The effectiveness of the proposed algorithm is shown through simulation studies. In simulation studies, the result of proposed algorithm is better than that of any other algorithms.

• The Transactions of the Korea Information Processing Society
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• v.5 no.6
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• pp.1468-1478
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• 1998

분산 시스템에서 부하 균형의 목적은 한 프로세서로부터 다른 프로세서로 적절히 전송함으로서 전체 시스템의 성능을 향상시키는 것이다. 본 논문에서는 수행 주기성과 탐색 한계를 이용한 제한된 부하균형 기법을 제안하였다. 본 알고리즘은 시스템에 있는 각 노드의 최신 상태를 기록하기 위해 탐색 과정에서 수집된 정보를 사용한다. 이러한 정보는 판단할 수 있어 무차별하게 탐색하는 것을 방지한다. 시뮬레이션 결과, 제안한 주기성 부하균형 알고리즘은 평균응답시간을 단축시킨다는 것과 성능이 수행 주기에 의존함을 발견하였다. 따라서, 훌륭한 수행 주기는 낮은 평균 응답시간과 부하 이주를 위한 적당한 노드가 존재한다면 그 노드를 발견할 높은 확률을 제공한다는 결론을 내렸다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.14 no.1
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• pp.58-64
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• 1989

This paper constructs a stochastic model for computer performance evaluation which has several parameters such as the kinds of instruction mix of benchmark programs, distribution and frequency of instruction mix. It shows, by applying the model to the performance evaluation of the Intel 8086/8088 microprocessor, that this model could be utilited not only for performance evaluation of existing computer systems but also for estimation of nonexisting systems.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.427-429
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• 2011

임베디드 시스템의 성능이 향상됨에 따라, 이러한 시스템에서의 소모전력을 줄이기위해 다양한 분야에서 연구되어왔다. 그 중에서도, DVS는 마이크로 프로세서의 소모전력을 줄이기 위한 가장 효율적인 기술 중 하나이다. 하지만 DVS는 하드웨어 특성상 오버헤드가 존재하며, 대부분의 연구에서는 이러한 오버헤드를 고려하지 않고 진행되었다. 본 연구는 시스템의 워크로드를 요구 주파수 관점에서 해석하여 매 단위 시간마다 요구 주파수 간의 관계를 확률 모델을 적용하여 해석하고자 했다.