• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1055-1061
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• 2002

기존 TSPC D 플립플롭은 한 종류의 클럭 신호만을 사용함으로서 고속 동작을 제한하던 레이싱 (racing) 문제를 제거하고, 구조 자체도 매우 간단하기 때문에 고속 동작이 용이한 장점을 가지고 있다. 또한 한 종류의 클럭을 사용하기 때문에 클럭 드라이버 및 클럭 네트워크가 간단해 진다는 장점이 있다. 하지만 이러한 구조는 글리치나 비대칭적인 전파 지연 시간과 같은 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 설계하였다. 제안된 구조는 출력의 불필요한 방전을 막기 위한 방전 억제 방식(Discharge Suppression Scheme)을 이용하여 출력의 글리치 현상을 완전히 제거하였으며, 최대 클럭 경사 민감도를 0.25ns에서 1ns로 4배 이상 향상시킬 수 있었다. 또한 기존 구조를 개선하여 트랜지스터 수를 줄(기고, 비대칭적인 전파 지연 시간을 대칭적으로 만들어 줌으로서 기존 구조에 비해서 약 30%의 속도 향상 효과를 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제28권5호
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• pp.259-267
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• 2001

칩의 집적도에 비례하여 설계검증 및 칩 제작 후의 결함점검은 갈수록 어려워지며 이러한 테스트 문제의 원초적 해결을 위하여 다양한 테스트설계 기술이 널리 개발되고 있다. 상위 수준의 테스트설계에서는 회로의 기능에 대해서는 알 수 있으나 구조에 대해서는 알 수 없고, 하위 수준의 테스트설계에서는 회로의 구조를 알 수 있으나 기능은 알 수 없다. 따라서 테스트 설계는 기능을 기술하는 상위 수준에서부터 고려되어 하위 게이트수준에서 스캔플립플롭을 선택하여야 최적화된 성능을 얻을 수 있다. 본 논문에서는 테스트용이도를 증진시키기 위해, 상위수준의 기능정보에 대해서는 테스트점을 삽입하여 제어흐름(control flow)을 변경하고, 상위 수준의 합성 후에 하위 수준에서 스캔플립플롭을 선택하여 다시 합성하는 상위.하위 수준에서 통합된 테스트 합성 기술을 제안한다. 실험결과 통합된 테스트 합성 기술이 대부분의 벤치마크 회로에서 높은 고장검출율을 보여주고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.697-699
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• 2017

본 논문에서는 D 플립플롭과 보조 전하펌프를 사용하여 작은 크기의 위상고정루프를 제안하였다. 단일 커패시터를 사용하여 크기가 작기 때문에 위상고정루프의 집적화가 가능하다. 제안된 위상고정루프는 HSPICE로 시뮬레이션 하였으며, 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였다.

• 전기전자학회논문지
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• 제7권1호
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• pp.9-15
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• 2003

본 논문은 암호화 장치 및 오류정정부호화 장치 등에서 핵심적으로 사용되고 있는 유한체승산기(finite-field multiplier)의 최적화된 구조를 제안한다. 제안된 구조는 LFSR(Linear Feedback Shift Register)구조를 갖는 유한체 승산기에서 소비전력과 회로면적을 최소화 하여 기존의 LFSR 구조를 바탕으로 하는 유한체 승산기에 비하여 효율적인 승산을 이루도록 한다. 기존의 LFSR 구조의 유한체 승산기는 m비트의 다항식을 승산 하는데 3${\cdot}$m개의 플립플롭(flip-flop)이 필요하다. 1개의 플립플롭은 2개의 래치(latch)로 구성되기 때문에 6${\cdot}$m개의 래치가 소요된다. 본 논문에서는 4${\cdot}$m개의 래치(m 개의 플립플롭과 2${\cdot}$m개의 래치)로 m 비트의 다항식을 승산 할 수 있는 유한체 승산기를 제안하였다. 본 논문의 유한체 승산기는 기존의 LFSR 구조의 유한체 승산기에 비하여 회로구현에 필요한 래치의 개수가 1/3(약 33%)이 감소하였다. 결과적으로 기존의 방법에 비하여 저 소비전력 및 저 면적의 유한체 승산기를 암호화 장치 및 오류정정부호화 장치 등에서 효과적으로 사용이 가능하다.

• 전기의세계
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• 제39권12호
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• pp.12-20
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• 1990

기존의 이진논리는 애매모호한 인간의 지식을 표현하는데 많은 여러움이 있었다. 컴퓨터의 사고를 보다 인간에 가깝게 하기 위해 0과 1의 이진논리가 아닌, 0과1 사이의 실수로 애매모호함을 표현하는 Zadeh의 퍼지집합이론이 제안되었다. 이를 기초로 하여, 실제로 여러 종류의 퍼지 연산들을 수행하는 퍼지프로세서들이 개발되었으며, 퍼지 컴퓨터를 실현시키기 위한 연구가 활발히 진행되고 있다. 본고에서는 퍼지논리에 기초하여 퍼지정보처리(Fuzzy Information Processing)을 수행하는 대표적인 하드웨어 시스템인 퍼지 컴퓨터와 퍼지 컨트롤러 (fuzzy controller)에 대해 알아보고 다단계 퍼지 추론을 수행하는 퍼지 메모리 모듈(fuzzy memory module)의 기본인 퍼지 플립플롭에 대해 알아보고자 한다.

• 한국통신학회논문지
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• 제26권5B호
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.

• 전기전자학회논문지
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• 제8권1호
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• pp.145-151
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• 2004

본 논문은 WCDMA와 같은 IMT-2000 통신 시스템에서 핵심적으로 사용되고 있는 디지털 정합 필터(Digital Matched Filter)의 최적화된 구조를 제안한다. 제안된 구조는 256칩 Hierarchical Golay sequence를 이용한 기존의 부분 상관 구조를 바탕으로 하는 디지털 정합 필터에 비하여 소비전력과 회로면적을 최소화 하고 효율적인 초기동기채널의 포착을 이루도록 한다. 기존의 부분 상관형 디지털 정합 필터는 부분 상관 구조를 적용하지 않은 디지털 정합 필터보다 상관 연산기의 크기가 감소하나 플립플롭의 크기가 그 이상으로 증가하는 역효과가 발생한다. 본 논문에서는 라운딩 스텝 기법을 적용하여 플립플롭의 크기를 감소시킨 부분 상관형 디지털 정합 필터를 제안하며, 제안된 구조는 기존의 방법에 비하여 면적 및 소비전력이 45%이상 감소한다. 제안된 구조는 Xillinx FPGA를 이용하여 검증하였다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 한국정보처리학회논문지
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• 제4권5호
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• pp.1371-1379
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• 1997

본 논문에서는 순차화로에서의 시험 불가능 고장을 찾는 새로운 알고리즘을 제시 하였다. 이 알고리즘에서는 초기화가 불가능한 플플롭을 먼저 찾으면서 이 과정에서 이 플립플롭의 초기화를 막는 고장, FPI를 찾고 이 고장의 전파 경로를 검색한다. 또한 이 알고리즘을 ISCA889 벤츠마크 회로를 대상으로 적용하여 시험 불가능한 FPI의 갯수를 제시하였다. 테스트 생성에 소요되는 시간의 대부분이 시험 불가능고장의 검출에 사용 되는 것을 고려할 때, 이 알고리즘을 테스트 생성기의 전처리 과정으로 사용하면, 테스트 생성기의 효율을 크게 높일 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.52-62
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• 2003

본 논문에서는 3치 논리 게이트, 3치 D 플립플롭과 3치 4-디지트 병렬 입력/출력 레지스터를 제안하였다. 3치 논리 게이트는 n 채널 패스 트랜지스터와 뉴런 MOS(νMOS) 임계 인버터로 구성된다. 3치 논리 게이트들은 다양한 임계 전압을 갖는 다운 리터럴 회로를 사용하였고 전송함수를 바탕으로 설계되었다. 뉴런 MOS 트랜지스터는 다치 논리 구현에 가장 적합한 게이트이고 다양한 레벨의 입력 신호를 갖는다. 3치 D 플립 플롭과 3치 레지스터는 3치 데이터를 임시로 저장할 수 있는 저장 장치로 사용할 수 있다. 본 논문에서는 3.3V의 전원 전압을 사용하였고 0.35um 공정 파라미터를 이용하여 모의 실험을 통해 그 결과를 HSPICE로 검증하였다.