• 정보처리학회논문지A
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• 제12A권4호
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• pp.305-312
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• 2005

본 논문은 알고리즘 레벨에서 FPGA를 이용하여 에너지 효율이 높은 기법을 제안한다. 제안한 기법을 기반으로 FPGA와 행렬곱셈용 신호처리응용을 위한 고효율 설계 기술을 제안한다. 또한 이러한 신호처리응용 수행시 지연시간과 에너지 효율 측면에서의 FPGA 성능을 분석한다. Xilinx Virtex-II를 대상으로 Virtex-II Pro와 Texas Instrument TMS320C6415에 내장되는 Power PC 코어에서 구동되는 Xilinx library와 기존 알고리즘을 본 논문 기법과의 성능 비교를 수행한다. 성능 비교는 high-level에서 에너지와 지연 시간에 대한 유도 공식을 통한 추정치와 low-level 시뮬레이션을 통해 평가하였다. FFT에 대해 본 논문에서 제안한 기법은 Xilinx library와 DSP에 비해 각각 $60\%,\;56\%$ 적은 에너지를 소모한다는 결과를 얻었다. 또한 임베디드 프로세서와 비교해 EAT지수에서 10배의 개선을 보여준다. 위와 같은 결과는 FPGA가 DSP나 임베디드 프로세서에 비해 월등한 성능을 보여준다는 견해에 결정적인 단서가 된다 또한, 이는 FPGA가 앞의 두 종류의 디바이스에 비해 더 적은 전력을 소모하면서 동시에 더 나은 성능을 보인다는 사실을 보여준다.

• 디지털융복합연구
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• 제12권4호
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• pp.311-318
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• 2014

본 논문은 의료영상시스템, 공장자동화 시스템에서 핵심기술인 정확한 검사와 계측을 위하여 보다 선명하고 안정정인 환경을 제공하기 위한 조명으로 고휘도 LED를 이용한 조명광원의 제어기를 개발하였다. 고휘도 LED 전용드라이버를 장착하여 정전류 방식으로 안정된 전원을 공급하도록 설계하고, 32비트 ARM 프로세서 코어를 사용하여 화상처리 시 필수적인 요소인 광량을 256단계로 나누어 리모트 컨트롤 및 외부 인터페이스가 가능하도록 하여 볼륨의 저항 값 오차로 인하여 발생되는 밝기 값의 부정확을 방지하고 디지털화함으로써 빛의 재현성을 개선하였다. 아나로그 전원에 비하여 조광 범위가 넓고 낮은 레벨에서도 조광이 가능하도록 설계 하였으며 또한 RS-485 통신기능을 추가하여 외부장치로부터 데이터를 받아 사용자가 광량조절 및 ON/OFF 제어가 가능하도록 개발 하였다.

• 전자공학회논문지
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• 제53권6호
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• pp.55-66
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• 2016

파워 게이팅은 반도체 칩의 누설전류(leakage current)를 감소시키는 데 효과적인 기술로 알려져 있으며, 전원 차단용 파워게이팅 셀 (power-gating cell, PGC)에서의 IR drop 증가로 인한 성능 및 신뢰성 저하에 대해 많은 연구가 이루어져왔다. 그러나 최신 공정에서는 트랜지스터 사이즈 감소 추세에도 불구하고 금속 배선의 스케일링이 제한됨에 따라, IR drop에 견고한 파워 게이팅 설계 시 셀 배치와 금속 배선 면적을 고려한 새로운 접근 방식이 필요하다. 본 논문에서는 셀 점유율(cell utilization)과 소모 전류에 근거한 로직 셀 배치 기법을 통해 PGC 면적 및 IR drop을 개선한 파워 게이팅 설계 방법을 제안한다. 28nm 공정으로 제조된 스마트폰용 어플리케이션 프로세서(Application processor, AP) 내 고속 디지털 코어에 적용한 결과 기존 PGC 배치 기법 대비 PGC 면적은 12.59~16.16%, 최대 IR drop은 8.49% 감소함을 확인하였다.

• 디지털융복합연구
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• 제13권8호
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• pp.245-251
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• 2015

디지털 사이니지 시스템이 윈도우 OS에 장착 된 PC에서 작동 될 경우, 구현 가격이 매우 높다. 이러한 문제점을 해소하고자, 최신 스마트폰에 활용되는 ARM Coretex계열의 멀티코어 프로세서가 탑재된 안드로이드 OS 플랫폼 기반의 저전력 저가격의 디지털 사이니지 시스템과, 원격제어기술을 응용하여 어디서나 광고단말기를 원격제어하고 원격콘텐츠를 관리할 수 있는 융복합형 웹서버 기반의 원격 콘텐츠 관리용 서버프로그램을 개발하였다. 구현된 시스템은 디스플레이를 포함한 일체화된 디지털 사이니지 시스템으로, 저전력 모바일 플랫폼을 최적화한 하드웨어 인터페이스로 설계 구현되었고, 상황정보센서를 이용하여 조도, 온도, 날씨, GPS등의 주변상황 정보를 습득한 서비스 융합형 모델을 구현하는 구조로 설계 구현되었다. 또한 콘텐츠 자동생성 모듈은 컨텐츠 사용자에게 전용 저작 도구와 SMIL 기반의 자동으로 가동되도록 프레임 워크에 의해 규정된 컨텐츠를 제공하고, 사용자 정보 데이터베이스에 저장된 사용자 정보를 참조하여 사용자별 맞춤형 SMIL 컨텐츠를 생성해주는 융복합형 기능이 구현되었다. 개발된 디지털 사이니지 시스템은 기존 윈도우 OS 환경 대비 50% 이상의 소비전력 저감과 16포인트 멀티터치 기능을 구현하였고 상용화를 위한 기본 환경시험성능을 모두 만족하였다.

• 전기학회논문지
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• 제56권6호
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• pp.1039-1046
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• 2007

This paper presents the analysis for power consumption, mechanical vibration and acoustic noise characteristics of the Coreless and Slotless Brushless DC motor in Digital Lightening Processor(DLP) Motor with the Air-Dynamic Bearing. The Coreless BLDC motor has not the stator yoke as well as the stator slot to remove the unbalance force by the interaction between the stator yoke and Air-Dynamic Bearing clearance. The assembling tolerance and the processing error make the air-gap difference between the magnet and the stator yoke .which occurs the unbalanced electro-magnetic force in the Slotless BLDC motor. It imposes the air-dynamic bearing on the disturbance force and makes the Air-Dynamic Bearing vibrated and noised. Also, The attractive force between the magnet and the silicon steel stator yoke increases the power consumption. In this paper, the power consumption, mechanical vibration and acoustic noise of the Coreless BLDC motor and the Slotless BLDC motor with the silicon steel stator yoke are simulated, analyzed, and tested using the manufactured proto-type motors with Air-Dynamic bearing. The simulated and tested results present that the Coreless BLDC motor without the silicon steel stator yoke has the lower mechanical vibration and noise ,and lower power consumption than the Slotless BLDC motor with the silicon steel stator yoke in Digital Lightening Processor Motor with Air-Dynamic Bearing.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.778-784
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• 2012

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.786-792
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• 2016

Camellia 암호는 NTT사 및 미쓰비시 전자회사에서 공동으로 2000년도에 개발되었다. Camellia는 128비트 메시지 블록 크기와 128비트, 192비트 및 256비트 키(Key)에 대한 암호화 방식을 규정하고 있다. 본 논문은 키 스케줄용 레지스터 설정과 기존의 라운드 연산 블록을 통합한 수정된 라운드 연산 블록을 제안하였다. 키 생성과 라운드 연산에 필요한 총 16개의 ROM을 단지 4개의 이중포트 ROM만을 사용하여 구현하였다. 또한 메시지 버퍼를 제공하여 키 생성을 위한 KA와 KB 값이 도출되면 대기 시간없이 즉시 암호화나 복호화가 수행될 수 있도록 하였다. 제안한 Camellia 블록 암호 알고리즘을 Verilgo-HDL을 사용하고 설계하고, Virtex4 디바이스상에 구현하였으며, 최대 동작 주파수는 184.898MHz이다. 128비트 키 모드에서 최대 처리율은 1.183Gbps이며, 192비트 및 256비트 키 모드에서 최대 처리율은 876.5Mbps이다. 본 논문에서 설계된 암호 프로세서는 스마트 카드, 인터넷뱅킹, 전자상거래 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.

• 한국컴퓨터정보학회논문지
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• 제20권4호
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• pp.33-40
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• 2015

본 논문에서는 원격 제어 기능을 갖는 교육용 로봇 시스템을 임베디드 환경에서 설계 및 구현하였다. 로봇 시스템의 기반이 되는 센싱 정보 처리와 소프트웨어 설계, 및 프로그래밍 실습 교육을 위한 템프릿 설계 기법을 제시하였다. 시스템의 개발 환경으로 CPU는 Cortex-M3 코어를 사용한 LPC1769 프로세서, 디버깅 환경은 LPCXPRESSO, 펌웨어 개발 언어는 C언어를, OS는 FreeRTOS를 사용하였다. 시스템 동작 과정은 무선 RF 통신을 이용하여 서버의 제어 명령을 수신하여, 교육용 로봇의 다양한 센서를 구동시킨다. 교육 과정으로는 로봇의 기본 동작 프로그램을 제공하여 실습생으로 하여금 컴파일 및 로딩이후 데모 동작을 우선 실행하도록 하였다. 이후 이의 데모 기능의 프로그래밍 기술을 교육하기 위해 단계별로 교육하도록 하였다. 로봇 동작과정에 대한 실습과 그에 대한 프로그래밍 기법이다. 또한 서버와 로봇간 통신 기법은 RF 통신환경에서 독자적인 프로토콜이 설계되었고, 로봇 센싱 데이터 처리과정을 분석하여 만족할 만한 성능 처리 결과를 제시하였다.

• 지구물리와물리탐사
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• 제20권3호
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• pp.129-136
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• 2017

파형 역산 또는 역시간 구조 보정과 같은 3차원 탄성파 자료 처리를 위해서는 3차원 파동 전파 모델링과 그에 따른 대량의 수치 계산이 필요하다. 본 연구에서는 3차원 주파수 영역 파동 전파 모델링을 이용해 제온 파이 가속기와 서버용 고성능 CPU의 성능 및 정확성을 비교하였다. 시간 영역 유한 차분법 알고리즘에 제온 파이의 특징을 고려하여 OpenMP 병렬 프로그래밍을 적용하였다. 주파수 영역 파동장을 얻기 위해서는 시간 영역 모델링과 동시에 푸리에 변환을 수행하였다. 3차원 SEG/EAGE 암염돔 속도 모델을 사용하여 주파수 영역 파동장을 생성한 결과, 제온 파이를 이용해 정확한 주파수 영역 파동장을 CPU 대비 1.44배 빠르게 얻을 수 있었다.