• 정보처리학회논문지C
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• 제15C권2호
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• pp.133-140
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• 2008

본 논문에서는 $GF(2^{163})$타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 수정된 Loez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^{163})$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 높은 처리율을 위해 Lopez-Dahab 방식에 기반한 규칙적인 주소화 방식의 병렬 타원곡선 좌표 덧셈 및 배 연산 알고리즘을 유도하고 $GF(2^{163})$상의 연산을 수행하는 두 개의 워드-레벨 산술 연산기(Arithmetic Unit: AU)를 설계한다. 제안된 타원곡선 암호 프로세서는 Xilinx사의 XC4VLX80 FPGA 디바이스에 구현되었으며, 24,263개의 슬라이스를 사용하고 최대 동작주파수는 143MHz이다. 제안된 구조를 Shu 등의 하드웨어 구현과 비교했을 때 하드웨어 복잡도는 약 2배 증가 하였지만 4.8배의 속도 향상을 보인다. 따라서 제안된 타원곡선 암호 프로세서는 네트워크 프로세서와 웹 서버등과 같은 높은 처리율을 요구하는 타원곡선 암호시스템에 적합하다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1082-1088
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• 2005

3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다.

• 한국항공우주학회지
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• 제30권7호
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• pp.144-149
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• 2002

본 논문은 항공전자 시스템 통제와 항법 및 사격통제, 커시브 및 라스터 그래픽 심볼 생성 둥의 기능이 통합된 항공전자시스템컴퓨터(ASC) 개발을 위한 실시간 다중 프로세서 병렬처리 기법을 제안한다. 4개의 32비트 RISC 프로세서간 논리적 계층구조는 마스터-슬레이브 다중 처리방식의 비대칭 구조를 가지며, Interaction 정도는 시분할 공통 시스템 버스와 공유 메모리 등을 활용한 밀 결합 방식을 채택하고, 효율적인 버스 중재방식을 고안하여 최적성능을 구현하였다. 일련의 비행시험을 통해 개발된 ASC를 검증하였으며, 전기적 시험과 환경 및 전자기 간섭 등 관련시험 또한 수행하였다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1409-1418
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• 1998

최근의 오디오 압축 알고리듬은 다양한 코딩 기법을 조합하여 사용하고 있다. 이들은 DSP 작업(DSP task), 제어 작업(controller task), 그리고 혼합 작업(mixed task)으로 나눌 수 있다. 기존의 DSP 프로세서들은 이들 중 DSP 작업만을 효율적으로 설계되어 있어 제어작업이나 혼합작업에 대해서는 자원을 효율적으로 활용하지 못하는 단점이 있다. 본 논문에서는 기존의 DSP 프로세서가 가지는 DSP 작업에 대하여 고성능을 그대로 유지하면서 제어작업과 혼합작업에서도 좋은 성능을 가지는 새로운 구조를 제안하고 구현하였다. 제안된 프로세서 YSP-3는 4개의 실행 유닛 (곱셈기, 2개의 ALU, 메모리 접근 유닛)을 병렬로 배치한 후 4-way 수퍼스칼라명령어 구조를 사용하여 각 우ㅠ닛을 독립적으로 사용할 수 있도록 하였다. 제안된 구조는 일반적인 DSP 알고리듬과 AC-3 디코딩 알고리듬을 실행하여 성능을 평가하였다. 마지막으로 VHDL을 통해 $0.6\$\mu$textrm{m}$-3ML 표준셀 기술로 합성한 후 Compass상에서 모의실험으로 통해 33MHz의 시스템 클럭에 대해 최대 지연시간 상황에서 실시간 동작을 확인하였다.

• 한국정보처리학회논문지
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• 제7권2호
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• pp.520-528
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• 2000

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.393-396
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• 2009

본 연구에서는 OFDM 기반 통신 시스템을 위한 가변길이 FFT/IFFT 프로세서를 설계하였다. 설계된 FFT/IFFT 프로세서는 $N=64{\times}2^k$ ($0{\leq}k{\leq}7$)의 8가지 크기에 대해 FFT/IFFT 연산이 가능하며, in-place 방식의 단일 메모리 구조를 기반으로 FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합구조가 적용된다. 메모리 감소와 연산 정밀도 향상을 위해, 중간결과 값의 크기에 따른 2단계 조건적 스케일링 기법을 적용하여 설계되었다. 설계된 가변길이 FFT/IFFT 프로세서의 성능을 평가한 결과, 64점~8,192점 FFT 연산의 경우 평균 60-dB 이상의 정밀도를 가지며, $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 75-MHz@3.3-V의 클록주파수로 동작 가능한 것으로 평가되었다. 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8,192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• ETRI Journal
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• 제11권4호
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• pp.105-118
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• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• 한국통신학회논문지
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• 제32권9C호
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• pp.913-921
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• 2007

프로세서에 따라 수행 가능한 코드를 생성하는 retargetable 컴파일러와 성능 프로파일러는 어플리케이션에 최적화된 프로세서 디자인에 있어 필수적이다. 본 논문은 ADL (Architecture Description Language)에 기반한 architecture exploration 방법을 제시한다. 어플리케이션 프로그램에서 얻어낸 정보로부터 인스트럭션 합성과 프로세서 구조를 최적화 하였다. 어플리케이션에서 많이 사용되는 연산과 레지스터 사용에 대한 정보는 프로세서 최적화를 위해 사용되었다. 시스템의 효용성을 보이기 위해 JPEG 인코더에 대한 architecture exploration을 수행하였다. 제안된 방법을 사용해 설계된 ASIP은 초기 프로세서에 비해 약 1.97배의 성능을 가지는 것으로 측정되었다.

• 한국통신학회논문지
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• 제25권9B호
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• pp.1609-1617
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• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 설계하였다. 속도 와 면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운도로 나누고, 클럭마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용할 수 있도록 4가지 동작 모드를 지원한다. 그리고 데이터의 외부 입출력 동작에 따른 성능 저하 문제를 제거하기 위해, 암호 보조 프로세서의 암.복호 동작과 데이터의 입출력 동작을 병렬로 수행하는 방식을 사용하였다. 설계한 암호 보조 프로세서는 $0.25{\mu}m$ CMOS 공정으로 설계되었으며, 설계된 회로는 약 29,300개의 게이트로 구성되며, 100 Mhz 동작 주파수와 ECB 동작 모드 조건에서 약 237 Mbps의 암.복호율의 성능을 얻을 수 있었다.