• 한국통신학회논문지
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• 제30권6A호
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• pp.526-534
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• 2005

본 논문은 SMDL을 이용하여 임베디드 프로세서 코어를 자동 생성해 주는 임베디드 코어 자동 생성 시스템의 구조와 동작에 대해 설명하고 있다. 이러한 SMDL 기술을 통해 제안된 시스템에서는 파이프라인 구조의 데이터패스와 컨트롤 유닛으로 구성된 메모리 모듈을 가진 프로세서 코어를 생성하게 된다. 생성된 코어는 메모리 억세스를 정상적으로 수행할 수 있도록 멀티 싸이클 인스트럭션을 지원하고, 파이프라인 프로세서 상에서 생길 수 있는 파이프라인 해저드를 처리할 수 있다. 실험 결과를 통해서 생성된 코어의 정확성을 확인할 수 있다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2002년도 춘계학술발표논문집(상)
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• pp.223-228
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• 2002

숫자를 인식하는 방법에는 여러 가지가 있지만 단일 인식기를 구성하는 경우보다 다중 인식기를 이용하는 방법이 뛰어나다는 연구 발표가 있었다. 그래서 다중 인식에 대한 연구가 활발히 진행되고 있는데, 다중 인식기를 이용하는 방법에는 크게 직렬 조합형과 병렬 조합형이 있는데, 직렬 조합형은 인식기를 파이프라인 처럼 구성하여 순차적으로 인식하는 방법이고, 병렬조합형은 인식기를 병렬로 구성하여 인식기들의 결과를 조합하여 얻어내는 방법이다. 본 논문에서는 무제약 필기체 숫자를 인식하기 위한 병렬 파이프라인 다중 인식기의 구조와 결합 방법을 제안 하고자 한다. 조선대학교 필기체 숫자 데이터를 이용하여 실험한 결과 기존의 방법보다 비교적 높은 인식률을 나타내었다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2004년도 하계학술대회
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• pp.115-118
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• 2004

본 논문에서는 파이프라인 아키텍처 기반의 네트워크 프로세서를 이용한 네트워크 시스템 개발에 대해 다룬다. 파이프라인 아키텍처는 구조상 Hazards 문제가 발생할 수 있으며 이는 시스템의 성능에 중요한 영향을 주게 된다. 또한 네트워크 프로세서는 고수준의 프로그래밍 모델을 제공하므로 고속의 패킷 처리를 위한 코드 작성이 수월하다. 따라서 파이프라인 아키텍처 기반의 네트워크 프로세서를 이용한 시스템 개발시 Hazards 문제를 피할 수 있는 방법과 효율적인 패킷 처리를 위한 코드 작성에 대한 지침을 제시하고 그 방법이 일반적인 방법보다 효율적임을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.429-430
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• 2008

FFT(Fast Fourier Transform)는 멀티미디어 통신 및 디지털 신호처리 분야, 특히 무선통신이나 디지털 방송 등에서 쓰이는 OFDM(Orthogonal Frequency Division Multiplexing)에서 필수적인 역할을 하고 있다. 본 논문에서는 파이프라인 FFT 프로세서 설계의 다양한 알고리즘 및 하드웨어 구조에 대해 살펴보고 이를 한 눈에 파악할 수 있는 설계 가이드라인을 제시한다. 또한 분석 중 Radix-2 Single-path Delay Feedback의 복소곱셈기의 비효율적인 면을 찾고 새로운 R2SDF 구조를 제안한다.

• 한국컴퓨터그래픽스학회논문지
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• 제12권3호
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• pp.13-20
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• 2006

모바일 환경에서 고급 그래픽스 기술을 적용하고자 하는 시도로 최근 3D 그래픽 엔진을 탑재한 단말기가 출시되고 있다. 이 단말기는 OpenGL ES 1.x을 기준으로 고정된 파이프라인을 통해 그래픽 연산을 처리하고 있으므로 사용자가 다양한 그래픽 표현을 수행하는데 제약이 따른다. 최근 PC 환경의 그래픽 엔진에서는 고정 기능의 파이프라인이 아닌 프로그래밍 가능한 파이프라인을 제공하여 기존 고정 파이프라인에서 불가능했던 유연한 그래픽스 기술을 제공하고 있다. PC환경의 프로그래밍 가능한 파이프라인은 DirectX와 OpenGL 그래픽 라이브러리에 의해 제공되고 있지만, 모바일 환경에서는 이를 지원하기 위한 관련 제품이 아직 출시되지 않고 있는 상태이다. 본 논문에서는 2005년 9원에 발표된 프로그레밍 가능한 그래픽스 파이프라인에 대한 표준인 OpenGL ES 2.0에 기반한 효율적인 셰이더 구조와 이 의 구동방식을 제시한다. 본 연구는 PC상에서 소프트웨어로 개발되었고, 연구 결과는 그래픽스 하드웨어 설계를 위한 검증용으로 사용될 수 있을 뿐 아니라 응용 프로그래머의 모바일 콘텐츠 제작을 위하여 활용될 수 있다.

• 한국통신학회논문지
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• 제25권5A호
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• pp.702-708
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• 2000

본 논문에서는 프랙탈 영상압축의 고속수행을 위한 최적의 파이프라인 주기를 갖는 일차원 VLSI 어레이를 설계했다. 고정분할 알고리즘을 변형하여 VLSI 어레이 설계에 적합하며 화질의 손상을 최소화하면서 압축율이 높은 알고리즘을 유도했다. 파이프라인의 각 세그먼트를 구성하는 PE의 연산시간을 가능한 균등하게 분포시켜 최적의 파이프라인의 주기를 얻었다. 이러한 결과로써 약 4배의 속도 향상을 얻을 수 있다. 정의역과 치역블럭의 입출력과 연산장치를 공유하여 입출력 핀의 수를 줄였다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.63-73
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• 1999

본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.

• 해양환경안전학회지
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• 제25권6호
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• pp.772-779
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• 2019

해저 파이프라인은 자원개발을 포함한 에너지산업 및 철강산업과 연계한 고부가가치 산업으로서 상당한 관심을 받아왔다. 해저 파이프라인의 설계와 설치 프로젝트 수행을 위해서는 다양한 핵심요소기술들이 필요하다. 특히, 해저 파이프라인의 안전한 운영을 위해서는 예비커미셔닝을 통한 철저한 사전검증과정이 필수 불가결한 부분이다. 해저 파이프라인 예비커미셔닝 과정 중 하이드로테스팅 공정은 파이프라인 주위 온도변화에 크게 영향을 받는 것으로 알려져 있으나 이에 관한 이론적, 수치해석적 접근방법을 활용한 연구는 미미한 편이다. 본 연구에서는 해저 파이프라인의 예비커미셔닝 과정 중 하이드로테스팅 공정에 대해 과도열전달 해석법을 활용하여 내부 온도변화량 산정 및 이를 활용한 파이프라인 내부 압력변동량 예측법을 제시하였고 예측된 결과를 현장 실계측 데이터와 비교·검토하여 그 유효성을 입증하였다. 제안된 해석절차는 해저 파이프라인 설치 프로젝트 수행 사전단계에서부터 파이프라인 열전달 시뮬레이션을 통해 압력변동량 예측을 가능하게 함으로써 해저 파이프라인 설치 프로젝트의 생산성 향상에 크게 기여할 것으로 사료된다.

• 전자공학회논문지
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• 제53권4호
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• pp.59-67
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• 2016

각종 계량기, 웨어러블 디바이스 등의 사물에 통신기능을 내장하여 인터넷에 연결하는 사물인터넷 (Internet of Things or IoT) 기술의 발전과 함께, 이에 사용 가능한 소면적 임베디드 프로세서에 대한 수요가 증가하고 있다. 본 논문에서는 이러한 사물인터넷 분야에 사용 가능한 소면적 32-bit 파이프라인 프로세서인 Juno를 소개한다. Juno는 즉치 값 확장이 편리한 EISC (extendable instruction set computer) 구조이며, 파이프라인의 데이터 의존성을 줄이기 위해 2/3단 파이프라인 구조를 택하였다. PC (program counter) 레지스터와 두 개의 파이프라인 레지스터만을 컨트롤함으로써 전체 파이프라인을 컨트롤할 수 있는 간단한 구조의 소면적 파이프라인 컨트롤러를 갖는다. 무선 통신에 필요한 암호화 등의 연산을 수행하기 위한 $32{\times}32=64$ 곱셈 연산, 64/32=32 나눗셈 연산, $32{\times}32+64=64$ MAC 연산, 32*32=64 Galois 필드 곱셈 연산을 모두 지원하지만, 모든 연산기를 선택적으로 구현하여 필요에 따라서는 면적을 줄이기 위해 일부 연산기를 제외하고도 프로세서를 재합성할 수 있다. 이 경우 정수 코어의 gate count는 12k~22k 수준이고, 0.57 DMIPS/MHz와 1.024 Coremark/MHz의 성능을 보인다.

• 대한전자공학회논문지TC
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• 제47권11호
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• pp.97-104
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• 2010

본 논문은 고성능32비트 AES구조를 제시한다. 재배열 구조는 5단 파이프라인을 사용한다. 그 안에 ShiftRows/InvShiftRows 모듈은 4단 파이프라인을 사용하고 MixColumn/InvMixColumn 모듈은 1단 파이프라인을 사용한다. Shift rows와 inverse shift rows 같은 구조를 사용한다. Mix column 과 inverse mix column 도 같은 구조를 사용한다. 그리고 RCON구조를 단순화 하여 사이즈를 줄였다. 제안된 구조는 verilogHDL 을 이용하여 구현 하였다. 이 회로의 처리량은 415Mbits/s 이고 크기는 0.18um CMOS 공정에서 13,764 게이트 이다. 재배열 구조는 무선 네트워크 라우터에서 사용할 수 있다.