• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권12호
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• pp.691-697
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• 2017

백두산 및 한반도 주변의 화산재해에 의한 피해는 화산재에 의한 것으로 예상된다. 따라서 기 상장 상황에 따른 화산재 확산 상황을 컴퓨터 시뮬레이션을 통해서 예측하는데 정해진 시간 안에 계산을 끝내야 하므로 계산에 사용되는 소프트웨어들을 파이프라인 방식으로 병렬화하는 워크플로우가 제안되었다. 또한 화산재해의 특성 상 화산 폭발이 발생한 순간에도 시뮬레이션을 위한 정확한 파라미터 값이 정해지지 않으므로 여러 가지 가능한 조건의 시뮬레이션을 모두 수행해야 한다. 만일 이 중에 가장 가능성이 높은 조건의 계산을 먼저 수행할 수 있으면 화산재해에 대해 이를 토대로 일단 대응하고 후속 계산 결과에 의해 추후 보완하는 것이 가능해질 것이다. 그런데 이런 계산 들은 화산재해 피해예측 시스템의 제한된 성능의 계산 서버에서 수행되므로 계산 자원을 적절히 분배하는 일이 필요하다. 이를 위해서 기존에 제안되었던 파이프라인 기반의 워크플로우에 특정 데이터를 먼저 생성하는 기능을 추가하는 방안을 제안한다.

• 한국콘텐츠학회논문지
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• 제13권2호
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• pp.44-51
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• 2013

인터넷에서 초고속 서비스의 제공을 위해서, 라우터는 신속하게 IP 주소 검색을 수행해야 한다. 본 논문에서는 4 단계의 파이프라인으로 구성된 하이브리드 방식의 병렬 IP 주소 검색 구조를 제안한다. 단계 2의 다중 SRAM과 단계 3의 분할 TCAM을 사용하여 저렴한 비용으로 병렬화를 이루고, 파이프라이닝을 통해 처리율을 향상시켰다. 단계 1에서 스마트 분배기는 선행된 IP 주소와 동일한 주소를 다음 단계로 진입시키지 않고 선행의 검색 결과를 그대로 활용하게 한다. 이에 따라, 캐싱 효과에 의해 검색 처리율을 더욱 향상시키고, 단계 3인 TCAM bank로의 접근 충돌도 완화시킬 수 있다. 마지막 단계의 재정렬 버퍼는 처리된 IP 주소 순서를 입력 순서에 맞도록 재조정하는 기능을 수행한다. 또한, 실제 사용되는 라우팅 테이블과 Zipf 법칙에 따라 생성된 트래픽 분포를 사용하여, 병렬 파이프라인 IP 검색 구조의 성능을 기존의 하이브리드 구조와 비교하여 평가한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (C)
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• pp.149-153
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• 2006

외부 조인은 조인에 참여하는 릴레이션들에서 조인 조건을 만족하지 않는 한쪽 또는 양쪽 튜플들도 결과로 반환하는 조인 연산으로 OLAP 질의 처리, 계층적 뷰 처리, 중첩 질의 처리 등의 다양한 고급 데이타베이스 응용에서 널리 사용된다. 많은 상용 DBMS에서 외부 조인을 지원하고 있으나, 상세한 구현 방법은 공개되어 있지 않다. 본 논문에서는 한국과학기술원 멀티미디어 및 데이타베이스 연구실에서 개발하고 있는 오디세우스 객체관계형 DBMS를 위한 외부 조인을 설계하고 구현한다. 본 논문에서는 거의 모든 DBMS에서 제공 되는 가장 기본적인 조인 방법인 중첩 루프 조인 알고리즘을 확장하여 외부 조인 연산을 구현한다. 그리고, 외부 조인이 포함된 질의를 최적화하기 위해 조인 연산의 결과를 임시 릴레이션에 저장하는 대신에 다음 조인 연산의 입력으로 파이프라이닝시키는 것을 최대화 하는 방법을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.407-409
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• 2015

가우시안 혼합 모델(GMM)과 배경 차분 기법을 이용한 이동 객체 검출(MOD) 알고리듬을 하드웨어로 구현하였다. 구현된 MOD 프로세서는 EGML(Effective Gaussian Mixture Learning)을 기반으로 배경을 생성하고 업데이트하며, EGML 계산 일부의 근사화를 통해 하드웨어 복잡도를 줄였고, 파이프라이닝 기법을 통해 동작속도를 개선하였다. 또한 가우시안 파라미터들을 가변시킬 수 있도록 함으로써 다양한 조건에서 이동 객체 검출 성능이 향상되도록 구현하였다. 설계된 회로는 FPGA-in-the-loop방식으로 하드웨어 동작을 검증하였으며, XC5VSX95T FPGA 디바이스에서 최대 109 MHz의 클록 주파수로 동작 가능한 것으로 평가되었다.

• 방송공학회논문지
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• 제20권5호
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• pp.774-777
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• 2015

본 논문에서는 8K(7680x4320) UHD(Ultra High Definition) TV에서의 화질 향상을 위한 영상신호 처리용 프로그래머블 비디오 프로세싱 플랫폼을 세계 최초로 제안하였다. 8K 영상을 초당 60 프레임으로 처리하기 위해서는 고성능 컴퓨팅 능력과 대용량의 메모리 대역폭이 지원되어야 한다. 제안한 아키텍처에서는 입력 영상의 병렬처리를 위한 멀티 클러스터 구조, 클러스터 간이 데이터 파이프라이닝을 위한 링 데이터 패스 구조 및 필터링 연산을 위한 하드웨어 가속기로 구성되었다. 재구성형 프로세서(Reconfigurable Processor) 기반의 제안된 플랫폼은 다양한 화질향상 알고리즘을 구동할 수 있으며, UHD 방송 표준 및 디스플레이 패널 변동성에 알고리즘의 업데이트만으로 대응이 가능한 큰 장점을 갖고 있다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2301-2306
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• 2015

정보가 급증함에 따라 큰 용량의 데이터를 전송해야 할 경우가 있다. 빅 데이터 전송 기술은 큰 용량의 데이터를 전송할 때 필요하다. 본 논문은 빅 데이터를 최적화된 속도로 전송하기 위해 GridFTP의 주된 기능인 PCP를 사용하며 또한 PCP 값을 예측하는 알고리즘을 개발한다. 또한, TSK 퍼지 모델을 적용하여 PCP에 따른 최적화된 전송률을 측정하는데 사용된다. 따라서, 제안된 TSK모델을 이용한 PCP 예측 알고리즘은 본 논문의 우수성을 입증한다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제34권5호
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• pp.487-501
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• 2007

고성능 다중 이슈 DSP의 하드웨어 리소스 사용률을 높이기 위해서, 제공되는 상용 컴파일러는 일반적으로 반복 모듈로 스케쥴링(Iterative Modulo Scheduling)을 포함하고 있다. 하지만, 통신 및 미디어 처리 응용의 루프에 존재하는 과도한 순환 데이타 의존관계는 모듈로 스케쥴링 자유도를 제한하고 있다. 결과적으로, 멀티 이슈를 위한 DSP의 병렬 기능 유닛들은 완전히 사용되고 있지 못하다. 이러한 하드웨어 리소스 저사용 문제를 해결하기 위하여, 이 논문은 효율적인 모듈로 스케쥴링을 위한 새로운 컴파일러 전처리 기법을 기술하고 있다. 제안하는 전처리 기법은 두 가지로서 클로닝과 디스맨틀링으로 불리우며, 이 두가지 기법들은 StarCore SC140 DSP 컴파일러에 구현하여 검증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.12-14
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• 2014

하드웨어가 해저드(hazard) 검출을 지원하지 않는 멀티이슈 VLIW 프로세서의 성능을 높이기 위해서는 컴파일러가 명령어 의존성과 하드웨어 자원의 제약을 지키는 범위 안에서 최대한 명령어수준 병렬성(ILP)을 활용하는 것이 중요하다. 기본 블록(basic block) 스케쥴링은 Branch 등 제어 흐름(control flow)의 경계를 넘어선 스케쥴링을 행하지 않아 그 효과가 제한적이다. 소프트웨어 파이프라이닝(software pipelining)은 루프(loop)의 경계를 허물어 여러반본(iteration)의 명령어가 동시에 수행되도록 하는 것으로 모듈로 스케쥴링(modulo scheduling)은 그 중에 한 범주의 스케쥴링 기법들을 일컫는다. 본 연구에서는 그 중 한가지인 스윙 모듈로 스케쥴러(swing modulo scheduler)[1]를 구현하여 그 효과를 알아보고자 한다.

• 정보보호학회논문지
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• 제34권1호
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• pp.11-19
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• 2024

최근 신호처리, 암호학 등 다양한 분야에서 FFT(Fast Fourier Transform)의 활용이 증가함에 따라 최적화 연구의 중요성이 대두되고 있다. 본 논문에서는 FPGA(Field Programmable Gate Array) 하드웨어를 사용하여 radix-2 16 points FFT 알고리즘을 기존 연구들보다 빠르고 효율적으로 처리하는 가속기 구현 연구에 대해 기술한다. FPGA가 갖는 병렬처리 및 파이프라이닝 등의 하드웨어 이점을 활용하여 PL(Programmable Logic) 파트에서 Verilog 언어를 통해 FFT Logic을 설계 및 구현한다. 이후 PL 파트에서의 처리 시간 비교를 위해 PS(Processing System) 파트에서 Zynq 프로세서만을 사용하여 구현 후, 연산 시간을 비교한다. 또한 관련 연구와의 비교를 통해 본 구현 방법의 연산 시간 및 리소스 사용의 효율성을 보인다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2004년도 추계학술대회
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• pp.206-209
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• 2004

Pentium4의 가장 큰 특징은 병렬처리의 최적화이다. 인텔사의 최신 마이크로 프로세서 Pentium4에 적용된 기술들은 SSE2, Intel NetBurst Micro-Architecture, Hyper-Threading Technology 등이다. CPU 속도의 향상 기법은 크게 클럭 속도의 증가, IPC의 증가, 파이프 라이닝의 길이를 길게 하고, 트랜지스터 집적도를 높이는 것 등이다. 인텔이 Pentium4에 적용한 기술들은 구조론적인 관점에 입각해서 원칙을 잘 지켰다고 할 수 있다. 메모리 차원에서의 속도 향상 기법은 보다 큰 메모리를 사용하고, 넓은 데이터 전송 대역폭을 가지게 하고, 그리고 전송속도를 빠르게 하는 방법이 있다. 각 방법은 물리학적인 법칙에서 빛의 속도 보다 빨라 질 수 없다. 그러므로 속도 증가에는 한계가 있다. 이것을 최소화하기 위한 방책으로는 멀티프로세서와 분산처리로 다소 얼마간의 속도 차를 해결할 수 있을 것이다.