• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.333.2-333.2
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• 2014

RF 스퍼터링 방법을 이용하여 제작된 IGZO 박막 트랜지스터 및 단막을 제조하여 UV처리 유무에 따른 전기적 특성을 평가하였다. IGZO 박막 트랜지스터는 Bottom gate 구조로 제조되었으며 UV처리 이후 전계효과 이동도, 문턱전압 이하 기울기 값등 모든 전기적 특성이 개선된 것을 확인 하였다. 이후 UV처리에 따른 소자의 전기적 특성 개선에 대한 원인을 분석하기위해 물리적, 전기적, 광학적 분석을 실시하였다. XRD분석을 통해 UV처리 유무에 따른 IGZO박막의 물리적 구조 변화를 관찰했지만 IGZO박막은 UV처리 유무에 상관없이 물리적 구조를 갖지 않는 비정질 상태를 보였다. IGZO 박막 트랜지스터의 문턱전압 이하의 기울기 값과을 통하여 반도체 내부에 존재하는 결함의 양을 계산한 결과 UV를 조사하였을 때 결함의 양이 감소하는 결과를 얻었으며 이 결과는 SE를 통해 밴드갭 이하 결함부분을 측정하였을 때와 같은 결과였다. 또한 UV처리 전에는 shallow level defect, deep level defect등의 넓은 준위에서 결함이 발견된 반면 UV처리 이후에는 deep level defect준위는 없어지고 shallow level defect준위 역시 급격하게 감소한 것을 볼 수 있었다. 결과적으로 IGZO 박막의 경우 UV처리를 함에 따라 결함의 양이 감소하여 IGZO박막 트랜지스터의 전계 효과 이동도를 증가 시킬 뿐 아니라 문턱전압 이하 기울기 값을 감소시키는 원인으로 작용하게 된다는 결과를 도출하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.142-142
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• 2012

최근 반도체 산업의 발전과 동시에 소자의 집적화에 따른 단채널 효과가 문제되고 있다. 채널 영역에 대한 게이트 영역의 제어능력이 떨어지면서 누설전류의 증가, 문턱전압의 변화가 발생하며, 이를 개선하기 위해 이중게이트 혹은 다중게이트 구조의 트랜지스터가 제안되었다. 하지만 채널길이가 수십나노미터 영역으로 줄어듦에 따라 소스/드레인과 채널간의 접합형성이 어렵고, 고온에서 열처리 과정을 거칠 경우 채널의 유효길이를 제어하기 힘들어진다. 최근에 제안된 Junctionless 트랜지스터의 경우, 소스/드레인과 채널간의 접합이 없기 때문에 접합형성 시 발생하는 공정상의 문제뿐만 아니라 누설전류영역을 개선하며, 기존의 CMOS 공정과 호환되는 이점이 있다. 한편, 집적화되는 반도체 기술에 따라, 동작 시 발생하는 스트레스가 소자의 신뢰성에 중요한 요인으로 작용하게 되며, 현재 Junctionless 트랜지스터의 신뢰성 특성에 관한 연구가 부족한 상황이다. 따라서, 본 연구에서는 Junctionless 트랜지스터의 NBTI 특성과 hot carrier effect에 의한 신뢰성 특성을 분석하였다. Junctionless 트랜지스터의 경우, 축적모드로 동작하기 때문에 스트레스에 의해 유기되는 캐리어의 에너지가 낮다. 그 결과, 반전모드로 동작하는 Junction type의 트랜지스터에 비해 스트레스에 의한 subthreshold swing 기울기의 열화와 문턱전압의 이동이 감소하였다. 또한 소스/드레인과 채널간의 접합이 없기 때문에 hot carrier effect에 의한 게이트 절연막 및 계면에서의 열화가 개선되었다.

• 정보처리학회논문지A
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• 제15A권2호
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• pp.69-74
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• 2008

본 논문은 MOS 전류모드 논리회로 (MOS current-mode logic circuit)의 누설전류를 감소시키기 위해 슬립 트랜지스터 (sleep-transistor) 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하는 새로운 구조를 제안하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 사용하였다. $16\;{\times}\;16$ 비트 병렬 곱셈기를 제안한 구조에 적용하여 제안한 구조의 타당성을 입증하였다. 이 회로는 기존 MOS 전류모드 논리회로 구조에 비해 대기전력소모가 1/50으로 감소하였다. 이 회로는 삼성 $0.35\;{\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.

• EDISON SW 활용 경진대회 논문집
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• 제2회(2013년)
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• pp.37-52
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• 2013

무어의 법칙에 따르면, 반도체의 집적도 2년마다 2배씩 증가한다고 한다. 무어의 법칙은 지금까지는 집적회로 기술의 발전을 잘 예측했다. 하지만 트랜지스터의 사이즈를 줄일수록 누수전류와 회로의 저항을 조절하기 어렵기 때문에 트랜지스터의 소형화에는 한계가 있다. 우리는 곧 무어의 법칙의 한계를 맞이할 것이다. 그래서 트랜지스터를 더욱 소형화시키기 위해서는 bottom-up analysis가 필요한 시점이다. Top-down analysis가 초기의 커다란 트랜지스터에서 점점 소형화를 시켜 작은 트랜지스터를 만든다는 개념인 반면, Bottom-up analysis는 처음부터 작은 분자를 조작하여 트랜지스터와 같은 성질을 띄도록 만드는 개념이다. 분자가 기억소자로서 이용되려면 저항이 다른 2가지 안정한 상태가 필요하다. 이번 연구에서 나는 기억소자를 디자인 하기 위하여 high spin state와 low spin state 두 가지 안정한 상태를 가지는 spin crossover complex를 이용하기로 했다. 이전의 연구에서 spin crossover 는 전기장을 이용해서도 유도될 수 있다고 확신하였고, 이를 이용해서 기억소자를 디자인하기로 하였다. 이번 연구를 위해서 symmetry를 가지는 octahedral spin crossover complex를 디자인하였고 이를 '기억 분자'라고 명명했다. 그리고 이 분자의 high spin state와 low spin state가 전기장을 이용하여 서로 바뀔 수 있는지 가능성을 DFT with B3LYP functional을 이용해서 비교했다. 그 결과로 전기장을 이용하여 기억분자의 spin crossover을 일으킬 수는 있지만 abnormally strong electric field를 써야 한다는 사실을 알아냈다. 이번 연구를 토대로 추후의 연구를 위해, 기억소자가 되기 위하여 분자가 어떤 특징을 만족시켜야 하는지를 분석했다.

• 한국정보통신학회논문지
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• 제18권5호
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• pp.1149-1154
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• 2014

본 연구는 산화물반도체트랜지스터의 터널링 현상을 살펴보기 위해서 게이트 절연막으로서 SiOC 박막을 사용하고 채널층으로 IGZO를 이용하여 트랜지스터를 제작 하였다. SiOC 박막은 분극이 작아질수록 비정질특성이 우수해지면서 절연특성이 좋아진다. SiOC 게이트 절연막과 채널 층 사이의 계면에 존재하는 접합특성은 SiOC의 분극특성에 따라서 달려졌다. 드레인소스 전류($I_{DS}$)와 게이트소스 전압($V_{GS}$)의 전달특성은 분극이 낮은 SiOC를 사용할 경우 양방향성 전달특성이 나타나고 분극이 높은 SiOC 게이트 절연막을 사용할 경우 단방향성 전달 특성이 나타났다. 터널링에 의한 양방향성 트랜지스터의 경우 바이어스 인가 전압이 낮은 ${\pm}1V$의 영역에서 쇼키접합을 나타냈었지만 트래핑효과에 의한 단방향성 트랜지스터의 경우 오믹접합 특성을 나타내었다. 특히 양방향성 트랜지스터의 경우 터널링 현상에 의하여 on/off 스위칭 특성이 개선되었다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.9-14
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• 2005

본 논문은 순수한 고주파 (radio-frequency: rf) 모드의 반사형과 투과형 고주파 단일전자 트랜지스터 (RF-SET) 동작의 새로운 시뮬레이션 기법을 소개한다. 이 기법은 RF-SET 회로를 주파수 영역에서 self-consistent 방법으로 키리히호프 법칙에 기반한 미분 방정식의 해를 구한다. 또한, 이 기법은 정상상태와 시변 단일전자 트랜지스터 전류 모델들 두 가지를 포함한다. 순수한 rf 모드 반사형 RF-SET의 반사파와 순수한 rf 모드 투과형 RF-SET의 투과파를 계산한다. 정상상태 단일전자 트랜지스터 전류 모델을 포함한 RF-SET 계산의 정확성은 [참고문헌 2]에서 소개된 방법으로 확인한다. GHz 이상의 고주파에서 시변 단일전자 트랜지스터 전류 모델을 포함한 RF-SET 계산 결과는 정상상태 단일전자 트랜지스터 전류 모델을 포함해서 RF-SET를 계산한 결과들과 상당한 차이가 있음을 확인했다. GHz 이상 고주파에서 RF-SET 동작 분석은 정확한 시변 단일전자 트랜지스터의 전류 모델이 요구된다.

• 한국정보통신학회논문지
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• 제19권12호
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• pp.2892-2898
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• 2015

양극성 이중 독립 게이트 실리콘 나노와이어 전계 효과 트랜지스터를 새롭게 제안한다. 제안한 트랜지스터는 극성 게이트와 제어 게이트를 가지고 있다. 극성게이트의 바이어스에 따라서 N형과 P형 트랜지스터의 동작을 결정할 수 있고 제어 게이트의 전압에 따라 트랜지스터의 전류 특성을 제어할 수 있다. 2차원 소자 시뮬레이터를 이용해서 양극성 전류-전압 특성이 동작하도록 두 개의 게이트들과 소스 및 드레인의 일함수를 조사했다. 극성게이트 4.75 eV, 제어게이트 4.5 eV, 소스 및 드레인 4.8 eV일 때 명확한 양극성 특성을 보였다.

• 한국전자통신학회논문지
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• 제8권2호
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• pp.207-212
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• 2013

본 논문에서는 n-채널 저온 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 전압 기입 AMOLED 화소회로를 제안하였다. 제안한 6T1C 화소회로는 5개의 스위칭 박막 트랜지스터, 1개의 OLED 구동 박막 트랜지스터 및 1개의 정전용량으로 구성되어 있다. SmartSpice 시뮬레이션 결과, 구동 트랜지스터의 문턱전압이 ${\pm}0.33$ V 변동시 최대 OLED 전류의 오차율은 7.05 %이고 Vdata = 5.75 V에서 OLED 양극 전압 오차율은 0.07 %로 제안한 6T1C 화소회로가 구동 트랜지스터의 문턱전압 변동에도 균일한 OLED 전류를 공급함을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.215-215
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• 2010

실리콘 산화막 ($SiO_2$)의 성장 과정에서 발생하는 $SiO_2$ 층에 포획된 전자-정공, Si-$SiO_2$ 계면 영역의 산화물 고정 전하와 Si-$SiO_2$ 계면의 표면 준위에 포획된 전하와 같은 $SiO_2$ 의 결점에 의해 전계효과 트랜지스터 소자의 전기적 특성을 저하하여 신뢰성을 높이는데 한계점이 발생한다. $SiO_2$ 의 결점에 의한 전계효과 트랜지스터 소자의 전기적 특성 변화에 대한 연구는 활발히 진행되었으나, 전계효과 트랜지스터 소자에서 셀 사이즈가 감소함에 따라 전기적 특성에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 산화나 산화 후 열처리 과정 동안에 생기는 Si-$SiO_2$ 계면에서의 산화물 고정 전하의 위치에 따른 전계효과 트랜지스터 소자의 전기적 특성 변화를 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 관찰하였다. Si-$SiO_2$ 계면 근처의 실리콘 산화물내에 위치시킨 양전하를 산화물 고정 전하로 가정하여 시뮬레이션 하였다. 또한 40 nm의 전계효과 트랜지스터 소자에서 산화물 고정 전하의 위치를 실리콘 산화 막의 가장자리부터 중심으로 10 nm씩 각각 차이를 두고 비교해 본 결과, $SiO_2$의 가장 자리보다 $SiO_2$의 한 가운데에 산화물 고정 전하가 고정되었을 때 전류-전압 특성 곡선에서 문턱전압의 변화가 더 뚜렷함을 알 수 있었다. 산화물 고정 전하를 Si-$SiO_2$ 계면으로부터 1~5 nm 에 각각 위치시켜 계산한 결과 산화물 고정 전하에 의해 문턱 전압이 전류-전압 특성 곡선에서 낮은 전압쪽으로 이동하였고, 산화물 고정 전하가 Si-$SiO_2$ 계면에 가까울수록 문턱 전압의 변화가 커졌다. 이는 전계효과 트랜지스터 소자에서 Si-$SiO_2$ 계면의 산화물 고정 전하에 의해 실리콘의 전위가 영향을 받기 때문이며, 양의 계면전하는 반도체의 표면에서의 에너지 밴드를 아래로 휘게 만들어 문턱전압을 감소하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2008년도 제34회 동계학술대회 초록집
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• pp.81-81
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• 2008