• 한국컴퓨터산업학회논문지
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• 제6권2호
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• pp.295-304
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• 2005

본 논문에서는 워드지향 메모리 내에서 셀 사이의 커플링 결함을 검출하기 위한 고갈 테스트 발생(exhaustive test generation) 문제를 연구하였다. 셀 사이의 거플링 결함 모델에 따르면 n 워드를 갖는 메모리 내에서 w-비트 메모리 내용 또는 내용의 변화는 메모리 내의 s-1 워드 내용에 따라 영향을 받는다. 이때 검사 패턴 구성을 위한 최적의 상호작용 방법을 제안 하였으며, 제안한 검사 결과의 체계적인 구조는 간단한 BIST로 구현하였다.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2003년도 추계학술대회
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• pp.1448-1452
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• 2003

A scratch tester was developed to evaluate the adhesive strength at interface between thin-film and substrate(silicon wafer). Under force control, the scratch tester can measure the normal and the tangential forces simultaneously as the probe tip of the equipment approaches to the interface between thin-film and substrate of wafer. The capacity of each component of force sensor is 0.1 N ${\sim}$ 100 N. In addition, the tester can detect the signal of elastic wave from AE sensor(frequency range of 900 kHz) attached to the probe tip and evaluate the bonding strength of interface. Using the developed scratch tester, the feasibility test was performed to evaluate the adhesive strength of thin-film.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.106-106
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• 2010

AC PDP(Plasma Display Panel)는 상압에 가까운 압력에서 DBD(Dielectric Barrier Discharge) 방전을 이용한 디스플레이다. AC PDP는 보통 면 방전을 이용하기 때문에 대향 방전과는 다른 방전 현상을 보인다. 본 연구에서는 4인치 test 패널 제작하여 격벽 높이 변화에 따른 방전 현상을 연구하였다. PDP 셀은 $1mm^3$ 보다 작은 크기를 가지고 있기 때문에 방전 현상을 분석하는 것은 쉽지 않다. 그래서 이 연구에서는 2, 3차원 유체 시뮬레이션을 이용하여 실험 결과에 대한 방전 현상을 연구하였다. 테스트 패널을 통하여 정적 마진, 휘도, 소비전력, 발광효율 등을 구하였고, Fluid 시뮬레이션을 통하여 전기장 분포, 하전입자 및 여기종 입자들의 개수 및 밀도 분포, 벽전하 분포 등을 통하여 방전 특성의 경향성을 분석하였다. 격벽 높이가 높아질수록 방전 공간이 넓어지면서 효율이 증가하였으나 $140\;{\mu}m$ 이상의 높이에서는 광 변환 효율이 감소하면서 효율이 오히려 감소하였다.

• 전자공학회논문지D
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• 제36D2호
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• pp.62-70
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• 1999

본 논문에서는 저 비용, 고해상도 반도체 지문 센서칩에 대하여 논한다. 제작된 테스트 칩은 $64{\times}256$ 센싱 셀(sensing cell)로 구성되어 있으며, 칩의 크기는 $2.7mm{\times}10.8mm$이다. sensing cell 내부에서 일어나는 전하 재분포를 감지하는 새로운 방식을 이용하여 내부의 기생 캐패시턴스의 영향을 효과적으로 제거하는 방법을 제안하였다. 제안하는 방법은 센싱 셀의 감지 능력을 키우므로 센싱 셀의 크기를 줄일 수 있고, 따라서 고해상도의 이미지를 추출할 수 있다. 표준 0.6${\mu}m$ CMOS 공정을 이용하여 제작된 칩은 600dpi의 해상도를 가지는 지문 이미지를 추출한다. 제조 단가를 낮추기 위하여 지문의 부분 이미지들로부터 전체 지문 이미지를 얻어내는 이미지 합성 방법의 가능성과 문제점에 대해서도 논의하였다.

• 전기전자학회논문지
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• 제21권3호
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• pp.272-275
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• 2017

최근 반도체의 집적도가 증가하고 배선 폭이 미세해짐에 따라 칩 수준의 EMI(electromagnetic interference)가 문제로 대두되고 있다. 이에 따라 칩 제조사는 칩 수준의 EMI를 측정하기 위해 TEM 셀(transverse electromagnetic cell)을 사용하고 있다. 이를 위해 측정용 PCB(printed circuit board)를 제작하여야 하지만, PCB의 배선 패턴 등이 EMI 측정에 영향을 미칠 수 있다는 점이 간과되고 있다. 본 논문에서는 PCB 설계 변수를 변화시켜가며 테스트 패턴을 제작한 다음 TEM 셀의 EMI 측정에 미치는 영향을 분석하였다. 또한 이를 바탕으로 EMI 측정에 미치는 영향을 최소화하기 위한 PCB 설계 가이드라인을 제시하였다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2018년도 제58차 하계학술대회논문집 26권2호
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• pp.357-359
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• 2018

최근 메모리 반도체 시장은 SD(Secure Digital) 메모리 카드, SSD(Solid State Drive)등의 보급률 증가로 메모리 반도체의 시장이 대규모로 증가하고 있다. 메모리 반도체는 개인용 컴퓨터 뿐만 아니라 스마프폰, 테플릿 PC, 교육용 임베디드 보드 등 다양한 산업에서 이용 되고 있다. 또한 메모리 반도체 생산 업체가 대규모로 메모리 반도체 산업에 투자하면서 메모리 반도체 시장은 대규모로 성장되었다. 플래시 메모리는 크게 NAND-Type과 NOR-Type으로 나뉘며 플로팅 게이트 셀의 전압의 따라 SLC(Single Level Cell)과 MLC(Multi Level Cell) 그리고 TLC(Triple Level Cell)로 구분 된다. SLC 및 MLC NAND-Type 플래시 메모리는 많은 연구가 진행되고 이용되고 있지만, TLC NAND-Tpye 플래시 메모리는 많은 연구가 진행되고 있지 않다. 본 논문에서는 기존에 제안된 SLC 및 MLC NAND-Type 플래시 메모리에서 제안된 큐브 패턴을 TLC NAND-Type 플래시 메모리에서 적용 가능한 큐브 패턴 및 알고리즘을 제안한다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.14-24
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• 2009

System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.

• 전자공학회논문지C
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• 제36C권7호
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• pp.36-45
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• 1999

ATM망에서 트래픽 흐름을 제어하고 망 자원 사용을 효율적으로 사용하기 위해서는 폭주(Congestion)발생에 의한 망 성능 저하를 막고 폭주현상에 대처할 수 있는 적응적인 제어가 필요하다. 본 논문에서는 모든 트래픽에 대해 고정된 형태의 제어를 하는 Buffered Leaky Bucket과 적응성과 예측 기능을 갖는 신경회로망(Neural Network)을 이용하여 버퍼의 효율성을 높이고 망의 서비스 품질(QoS)로 구별되는 셀 손실율과 버퍼 지연을 테스트 및 성능 비교를 하였다. 또한 입력 트래픽의 다중화를 위해 사용되는 DWRR과 DWEDF의 셀 스케쥴링 알고리즘이 균등 지연을 만족할 수 있도록 개선하였다. 셀 스케쥴러로부터 망의 폭주 정보는 신경회로망을 이용한 Leaky Bucket에서 예측된 트래픽 손실율을 제어하고 손실율 정도에 따라 토큰 발생율과 버퍼 한계값은 제어된다. 이러한 트래픽 손실율 예측은 다음 입력 트래픽에 대한 손실과 버퍼지연을 줄일 수 있도록 제어의 효율성을 높일 수 있으며 다른 제어방식에도 응용될 수 있다. ATM 트래픽에 대한 신경회로망 학습과 예측 테스트를 위해 확률 랜덤 변수에 의해 발생된 셀 발생과 예측을 모의 실험하였으며, 이때 다양한 트래픽의 QoS가 향상되었음을 알 수 있었다.

• 한국지능시스템학회논문지
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• 제25권1호
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• pp.22-28
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• 2015

본 논문에서는 셀 수준의 진화 프레임워크를 이용하여 인공개체의 행동로직을 진화하는 연구를 수행하였다. 이를 위하여 셀 수준의 진화 프레임을 구현하였으며 이 프레임 상에서 인공개체가 먹이를 먹기 위해 행동로직을 진화하는 것을 살펴보았다. 인공개체의 행동로직 진화를 관찰하기 위하여 행동결정 로직 프레임을 제안하여 적용하였다. 테스트결과 인공개체가 빠른 세대 내에 먹이를 잘 먹는 로직으로 진화하는 것을 관찰할 수 있었다. 또한 여러 번의 실험을 통하여 대부분의 실험에서 거의 동일한 행동양식을 보이는 것으로 진화하는 것을 확인할 수 있었다. 본 논문에서 제안한 방법은 기존의 진화 알고리즘을 이용한 알고리즘이나 하드웨어의 진화와는 다른 방법으로서 기본적으로 접근 방법에 차이점이 있다. 이런 결과로 보았을 때 본 논문에서 제안한 프레임워크가 셀 수준의 진화를 관찰해볼 수 있는 좋은 도구가 될 수 있음을 알 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.84-87
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• 2010

본 논문에서는 power management IC에 사용되는 아날로그 트리밍용 antifuse OTP 셀을 제작하였다. VPP (=7V)와 VNN (=-5V)의 Dual program voltage를 이용하는 antifuse OTP 셀은 antifuse 양단에 hard breakdown 이상의 전압을 인가하여 thin gate oxide를 breakdown시킨다. $0.18{\mu}m$ BCD 공정을 이용하여 제작된 antifuse OTP 셀의 면적은 $48.01{\mu}m^2$으로 eFuse OTP 셀 면적의 44.6% 수준이다. 20개의 테스트 패턴을 측정한 결과 프로그램 후 antifuse의 저항은 수 $k{\Omega}$ 이하로 양호하게 측정되었다.