• 한국통신학회논문지
• /
• 제22권10호
• /
• pp.2181-2190
• /
• 1997

동기식 스트림 암호 통신 시스템은 수선 클럭의 사이클 슬립 등에 의하여 난수 동기 이탈을 발생하는 문제점을 갖고 있다.난수 동기 이탈이 발생하면 통신을 할 수 없을 뿐 아니라 복호된 데이터는 임의의 값을 가지므로 수신 시스템을 오동작시킬 수도 있다. 이러한 위험성을 줄이기 위하여 암호문에 동기 신호와 세션 키이를 일정 간격으로 삽입하여 주기적으로 재동기를 이루는 연속 재동기 방식을 사용한다. 연속 재동기 방식을 사용하면 비교적 안정된 암호 통신을 할 수 있으나 몇 가지 문제점을 갖고 있다. 본 논문에서는 LAPB 프로토콜을 사용하는 암호 통신 시스템에 적합하고 연속 재동기 방식의 문제점들을 해결 할 수 있는 적응 재동기 방식을 제안하였다. 제안된 적용 재동기 방식은 단위 측정 시간 동안 측정된 LAPB 프레임의 주소 영역 수신률이 문턱 값보다 적은 경우에만 재동기를 이루는 방법을 사용하여 주기적으로 재동기를 이루는 기존의 연속 재동기 방식의 문제점들을 해결하였다. 제안된 알고리즘을 LAPB 프로토콜을 사용하는 X.25 패킷 암호 통신에서 운용되는 동기식 스트림 암호 통신 시스템에 적용하여 시험한 결과, 연속 재동기에 비해 오 복호율 E_rate와 오 복호된 데이터 비트 수 E_data에서 10배 향상시켰는데 이것은 전송하는 총 데이터 량을 약 11.3% 감축시키는 효과와 동일하다.

• 한국통신학회논문지
• /
• 제22권9호
• /
• pp.1916-1932
• /
• 1997

절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에 사이클 슬립 현상이 발생하면 암, 복호기간에 난수 동기가 이탈된다. 난수 동기 이탈 현상이 발생하면 통신을 할 수 없을 뿐 아니라 수신 시스템을 오작동 시킬 수 있다. 이러한 위험성을 줄이기 위하여 암호문에 동기 패턴과 세션 키를 주기적으로 삽입하여 재동기를 이루는 연속 재동기 방법을 흔히 사용한다. 연속 재동기 방식을 사용하면 비교적 안정된 암호 통신을 할 수 있으나 몇가지 문제점을 갖고 있다. 본 논문에서는 OSI 7계층중 링크 계층의 프로토콜로 HDLC 방식을 사용하는 통신 체계에서 운용되는 동기식 스트림 암호 통신 시스템에 적합하고 연속 재동기 방식의 문제점들을 해결할 수 있는 적응 재동기 방식을 제안하였다. 제안된 적응 재동기 방식에서는 HDMC 프레임의 주소 체계 특성을 이용하여 난수 동기 이탈이 발생한 경우에만 재동기를 이루는 방법을 사용하였다. 즉, 각 단위 측정 시간 동안의 HDLC 프레임의 주소 영역 수신률을 측정하여 이것이 역치보다 적은 경우에만 난수 동기 이탈이 발생한 것으로 판단하여 재동기를 이루는 방법을 사용하였다. 적응 재동기 방식은 연속 재동기 방식보다 효율적이며 주기적으로 동기 패턴과 세션 키를 전송하는 것에 따른 문제점을 해결하였다. 제안된 알고리즘을 HDLC 프로토콜을 사용하는 패킷 암호 통신에서 운용되는 동기식 스트림 암호 통신 시스템에 적용하여 시험한 결과, 연속 재동기에 비해 오 복호율 R_e 오 복호된 데이터 비트수 D_e에서 훨씬 향상된 성능을 나타내는 것을 확인하였다.

• 전기전자학회논문지
• /
• 제22권4호
• /
• pp.1025-1030
• /
• 2018

제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.