태그 안테나를 설계할 때에는 태그 칩이 패드(pad)에 마운트(mount)된 상태에서 구한 칩 임피던스(chip impedance)와 읽기 전력감도(read power sensitivity) 값이 필요하다. 하지만 칩 임피던스 값은 태그 설계와 제조공정에 따라 그 값이 달라지기 때문에 칩 제조회사들이 이 자료를 제공하지 못하고, 단지 참고할 수 있는 근사값을 만을 제고하고 있다. 본 연구는 간단한 보조기구들과 RF 측정장비들을 가지고 마운트된 칩의 임피던스와 읽기 전력감도를 산출할 수 있는 방법을 제시한다. 본 연구는 마운틴된 칩의 단자에서 직접 측정하는 것이 불가능하기 때문에 보조 픽스쳐(fixture)들이 사용되었으며, 보조 픽스쳐에서 발생되는 전기력 특성들은 등가회로 모델과 디임베드(de-embed) 기법을 사용하여 제거함으로써 칩 임피던스와 읽기 전력감도 값을 산출하였다. 값을 알고 있는 커패시터와 저항 칩을 가지고 제안된 디임베드 방법의 타당성과 정확도를 검증하였으며, 상업용 태그 칩을 대상으로 한 심험에서도 제안된 방법의 타당성을 재확인 할 수 있다.
본 논문에서는 DS/CDMA 통신 시스템의 비선형 성능 분석하였다. 또한, 선형일 때 기존의 칩 파형 중 성능이 가장 우수한 Raised cosine 칩 파형과 비교하면 $BER=10^{-4}$을 기준으로 균일 칩 파형은 거의 유사한 성능을 갖지만, 비균일 칩 파형은 0.5[dB] 전력 이득을 찾아서 제안한 칩 파형 중 MAI를 최소화하는 최적의 칩 파형임을 알 수 있었다. 그러나 비선형일 때는 비균일 칩 파형의 높은 PAPR로 인하여 균일 칩 파형에 비해 좋지 않은 성능을 보였다. 즉 비균일 칩 파형이 사용된 비선형 CDMA 시스템에서 약 15[dB]정도의 IBO를 해야 선형 증폭기를 통과한 시스템의 성능과 같아지게 됨을 알 수 있었다.
Light Emitting Diode (LED) 칩의 크기는 전도를 통한 열의 방출에 있어 면적의 확대로 인한 열 밀도의 감소와 칩의 외부양자효율 변화로 인하여 LED 칩의 p-n 정션 온도와 패키지의 열 저항에 영향을 미친다. 본 연구에서는 16칩 LED 패키지에서 칩의 크기가 0.6 mm와 1 mm인 두 가지 경우에 대하여 순전압(forward voltage)을 측정하였고, 순간열분석법(thermal transient analysis)을 이용하여 정션 온도와 열 저항을 평가하였으며, 이를 LED 칩의 전기적인 특성과 LED 패키지의 구조적인 특성과 연관하여 해석하였다.
최근 IT 및 반도체 산업이 발달함에 따라 많은 양의 반도체칩이 생산되어 그에 따른 반도체칩의 검사 요구가 급증하고 있다. 반도체칩의 전기적 특성을 검사하기 위해서는 리노핀을 이용한 탐침방법으로 통전검사를 통해 반도체칩의 이상유무를 판단하는 검사장비를 사용하고 있다. 많은 수의 반도체칩을 검사하기 위해서는 리노핀을 고속으로 구동할 수 있는 액튜에이터가 요구되는 바, 본 논문에서는 PZT 액튜에이터를 이용하여 리노핀을 고속으로 구동시키는 세라믹칩 성능검사용 액튜에이터를 개발했다.
바이오칩을 이용하여 유전자를 분석하는데 이때 바이오 칩 분석 시스템을 이용한다. 바이오 칩은 유전자와 실험의 두 축으로 이루어져 있으며 바이오 칩 분석 시스템을 사용하여 바이오 칩에서 자료를 추출하고 필요한 정보를 얻기 위해 데이터를 분석하는 시스템이다. 데이터를 분석하는 기법 중 클러스터링을 사용하는데 유사한 유전자들을 찾아 내어 정해놓은 클러스터로 정의한다. 같은 클러스터 안에 있는 유전자들은 서로 비슷한 성질을 가지고 있기 때문에 사용자들은 이 바이오 칩 으로부터 나온 정보를 효율적이게 사용할 수 있다. 더욱 효율적으로 사용하기 위해 본 논문에서는 방대한 양의 데이터의 최적화에 효율적인 생태계 모방 알고리즘 Particle Swarm Optimization을 이용하여 데이터들을 클러스터링을 하여 분류하는 시스템을 기술하고 있다.
정보 보안을 위한 암호화 처리는 각종 컴퓨터 시스템이나 통신시스템에서 부가적으로 수행되기 때문에암호화 속도가 느린 경우에는 시스템의 속도 지연을 유발시키게 된다. 따라서 고속의 컴퓨터 연산이나 고속통신에 있어서 이에 맞는 고속의 암호화는 필수적으로 해결되어야 할 과제인데, 이것은 암호화 및 복호화를 하드웨어로 처리함으로서 가능하다. 본 연구에서는 차세대 표준 암호화 알고리즘인 AES-128의 암호화와 복호화를 단일 ASIC칩에 구현하고, 인터페이스 핀의 수와 내부 모듈간의 버스 폭에 따른 칩의 효율성을 평가하였다. 이 연구에서 VHDL 설계 및 시뮬레이션은 Altera 사의 MaxPlus 29.64를 이용하였으며, ASIC 칩은 Altera 사의 FLEXIOK 계열의 칩을 사용하였다.
본 논문에서 베어 칩 장착을 위한 새로운 시스템을 개발하였다. 새롭게 제안된 시스템은 안정된 힘 제어를 위한 매크로/마이크로 위치제어 시스템을 가지고 있다. 매크로 액츄에이터는 장착 시스템의 전반적인 위치 이동을 하고, 마이크로 액츄에이터는 베어 칩과 인쇄회로기판사이에 발생할 수 있는 과도한 접촉력을 줄이기 위해 정밀 위치제어를 수행하는 데 이용된다 제안된 시스템의 성능을 평가하기 위해 매크로 액츄에이터 만으로 구성된 베어 칩 장착 시스템과 비교하였다. 다양한 장착속도, 인쇄회로기판의 강성 등과 같은 장착 환경을 다양하게 변화시켜 가면서 시스템의 성능을 평가하고자 하였다. 결과적으로 베어 칩의 안정된 장착을 위한 시스템으로서의 효능을 보여 줄 수 있었다.
본 연구의 목적은 모래와 타이어칩 혼합토의 반복하중조건 전후 공학적 특성 변화를 파악하는 것이다. 반복하중 시, 시료에 함유된 타이어칩 함량 및 모래와 타이어칩 입자 간의 크기비에 따른 최대전단탄성계수의 변화를 정량화 하고자, 전체 중량 대비 타이어칩 중량을 0, 10, 20, 40, 60, 100%로 하여 시료를 조성하였으며, 타이어칩 평균입경 대비 모래의 평균입경(입자크기비)을 0.44, 1.27, 1.87, 4.00으로 설정하여 혼합토를 조성하였다. 초기 상대밀도 50%의 시료를 floating wall 형태의 몰드에 조성 후, 공기압 축기(air compressor), 압력 패널(pressure panel) 및 뉴메틱 밸브(pneumatic valve)를 이용하여 정하중 재하(=50kPa), 반복하중 재하(=50-150kPa), 정하중 재하(=400kPa) 및 제하 순으로 실험이 이루어 졌다. 위의 실험이 진행됨에 따라 시료의 침하량과 전단파속도를 측정하였다. 시험 결과, 모래-타이어칩 혼합토에 가해지는 반복하중은 시료를 이루는 입자 간 접촉을 타이어칩-타이어칩 또는 타이어칩-모래에서 모래-타이어칩 또는 모래-모래로 전환시켰으며, 이로 인해 타이어칩 함량 40%에서 가장 큰 최대전단탄성계수의 증가를 확인하였다. 또한 입자크기비가 감소함에 따라 동일 타이어칩 함량에서 반복하중 시 최대전단탄성계수 증가량은 증가하였다.
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[게시일 2004년 10월 1일]
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