• 대한전자공학회논문지SD
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• 제47권3호
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• pp.18-27
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• 2010

본 논문에서는 offset self-calibration 기법을 적용한 7-bit 1GSPS folding-interpolation A/D 변환기를 제안한다. 제안하는 A/D 변환기는 folding rate 2, interpolation rate 8의 1+6 구조로 고속 동작에 적합하게 설계되었다. 또한 offset self-calibration 회로를 설계하여 공정 mismatch, 기생 저항, 기생 캐패시턴스 등에 의한 offset-voltage의 변화를 감소시켜 A/D 변환기의 성능 특성을 향상 시켰다. 제안하는 A/D 변환기는 1.2V 65nm 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 유효 칩 면적은 $0.87mm^2$, 1.2V 전원전압에서 약 110mW의 전력소모를 나타내었다. 측정 결과 샘플링 주파수 800MHz, 입력 주파수 250MHz에서 39.1dB의 SNDR 특성을 보여주었으며, offset self-calibration 회로를 사용 하지 않은 A/D 변환기에 비해 SNDR이 약 3 dB 향상되었다.

• 한국전자파학회논문지
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• 제26권7호
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• pp.620-626
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• 2015

본 논문에서는 2차 전역통과 필터를 이용하여 입력정합을 수행하고, LC 병렬공진 회로를 이용하여 트랜지스터의 출력 리액턴스를 최소화하는 기법을 적용함으로써 2~6 GHz에서 동작하는 광대역 GaN 전력증폭기 MMIC를 설계 및 제작하였다. 광대역 손실정합을 위해 사용된 2차 전역통과 필터는 트랜지스터의 채널 저항 효과를 보상하기 위해 비대칭적 구조를 사용하였다. Win Semiconductors사의 $0.25{\mu}m$ GaN HEMT 파운드리 공정으로 제작된 MMIC 칩은 크기가 $2.6mm{\times}1.3mm$이며, 주파수 대역 내에서 약 13 dB의 평탄한 이득 특성과 10 dB 이상의 우수한 입력정합 특성을 보였다. 포화출력 조건에서 측정된 출력전력은 2~6 GHz에서 38.6~39.8 dBm의 값을 보였고, 전력부가효율은 31.3~43.4 %을 나타내었다.

• 한국전자파학회논문지
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• 제18권2호
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• pp.213-218
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• 2007

본 논문에서는 CMOS 0.18 ${\mu}m$ 공정을 이용하여 DS-CDMA UWB용 고주파 VCO를 설계하고 제작하였다. 위상 잡음 특성을 좋게 하기 위해서 PMOS, NMOS 소자를 대칭으로 구성한 complementary cross-coupled LC 발진기 구조로 설계하였고, varactor를 이용하여 주파수를 조정하였다. 또한 전류원의 1/f 잡음 신호를 줄이기 위해 저항을 이용하여 전류원을 구성하였다. 스펙트림 분석기를 이용한 측정을 위해 칩 내부에 고속 동작을 위한 인버터 버퍼를 추가로 설계하였다. 제작한 VCO의 core size는 $340{\mu}m{\times}535{\mu}m$이고, 측정한 VCO의 위상 잡음은 1-MHz offset에서 -107 dBc/Hz의 특성을 나타내고, 주파수 조정 범위는 $7.09{\sim}7.52$ GHz의 특성을 보인다 Harmonic suppression은 32 dB, VCO core의 전류 소모는 1.8 V 공급 전압에서 2 mA의 저전력 소모를 나타내도록 설계하였다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.45-51
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• 2011

본 논문에서는 $0.13{\mu}m$ CMOS 공정을 사용하여 800MHz~5.8GHz 대역 내 다양한 무선통신 표준을 포함하는 광대역 저잡음 증폭기(wideband-LNA)를 구현하였다. 저잡음 특성을 개선하기 위하여 제작한 LNA는 두 단으로 구성되었으며, 입력캐스코드 단 및 잡음신호만을 상쇄시키는 출력 버퍼단으로 구성하였다. 또한, 피드백 저항을 이용함으로써, 광대역 임피던스 매칭 효과 및 넓은 대역폭을 구현하였다. 측정결과, 811MHz~5.8GHz의 주파수 응답과 대역폭 내에서 최대 11.7dB의 전력이득 및 2.58~5.11dB의 잡음지수(NF)를 얻었다. 제작한 칩은 $0.7{\times}0.9mm^2$의 면적을 가지며 1.2V의 전원전압에서 12mW의 낮은 전력을 소모 한다.

• 전기전자학회논문지
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• 제24권1호
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• pp.319-325
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• 2020

본 논문에서 모바일 기기에 적용하는 DCM DC-DC 벅 변환기를 설계하였다. 이 변환기는 안정된 동작을 위한 보상기, PWM 로직과 파워 스위치로 구성되어 있다. 작은 하드웨어 폼-팩터를 얻기 위하여 칩 외부에서 사용하는 소자의 갯수를 최소화하여야 하며 이는 효율적인 주파수 보상과 디지털 스타트-업 회로로 구현하였다. 매우 작은 부하 전류에서 효율의 감소를 막기 위하여 버스트-모드 동작도 구현하였다. DCM 벅 변환기는 0.18um BCDMOS 공정으로 제작되었다. 2.8~5V의 입력 전압 범위에 대하여 출력 전압 값은 외부 저항 소자를 사용하여 1.8V로 프로그램 되었다. 1MHz의 스위칭 주파수 및 100mA의 부하 전류에서 측정된 최대 효율은 92.6%이다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제7권1호
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• pp.20-25
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• 2014

차세대 친환경 조명인 LED소자는 온도가 올라갈수록 LED의 발광효율이 떨어지고 $80^{\circ}C$이상 올라갈수록 수명이 감소하고 스펙트럼선의 파장이 본래의 파장보다 장파장 쪽으로 이동하는 Red Shift현상 및 $T_j$ 상승에 따라 광 출력이 감소되는 큰 문제점이 대두되고 있어 열을 최소화 할 수 있는 방열설계 연구가 진행 중이다. COB Type LED의 경우 보드에 LED 칩을 직접 결합시켜 열 저항을 낮췄지만 주거용 13.5W의 경우 방열판을 통해 발열 문제를 해결해야한다. 본 논문에서는 주거용 13.5W COB LED 다운라이트에 맞게 Heat Sink를 설계하고, 그 설계한 Heat Sink와 13.5W COB를 패키징하여 Solidworks flow simulation을 통해 최적의 Fin두께를 선정하여 접촉식 온도계를 사용한 열적 특성을 분석 하고 평가 하였다.

• 대한기계학회논문집
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• 제13권4호
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• pp.604-610
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• 1989

본 연구는 알루미나계 세라믹의 소결 다이아몬드 공구로 절삭시의 칩의 형태 와 절삭저항을 관찰하였다. 절삭 양식은 건식과 습식으로 하고, 여러 가지 적삭조건 에 따른 flank 마멸의 진행과정, 가공면의 표면거칠기에 미치는 영향 및 가공면의 크랙 상태를 조사형 현미경으로 확대 검출하여 가공상태를 정밀하게 조사, 측정하였 다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.826-832
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• 2004

본 논문에서는 VLSI의 내장 회로로 사용하기에 적합한 CMOS 8 비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 폴딩 AD 변환기의 비선형성을 개선하기 위하여 입력신호의 폴딩-인터폴레이팅에 의한 신호처리가 차례로 2 번 반복되는 2 단 구조를 사용하였다. 이 구조에서는 2 번째 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 2 단 폴딩 ADC는 디지틸 출력을 얻기 위한 전압비교기와 저항의 개수를 현저히 줄일 수 있으므로 칩 면적, 소비전력, 동작속도 둥에서 많은 장점을 제공한다. 설계공정은 0.25$\mu$m double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원 전압을 인가하고 250MHz의 샘플링 주파수에서 45mW의 전력을 소비하였으며 INL과 DNL은 각 각 $\pm$0.2LSB, SNDR은 10MHz 입력신호에서 45dB로 측정되었다.

• 한국전기전자재료학회논문지
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• 제34권2호
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• pp.126-129
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• 2021

We fabricated plate typed shunt resistors composed of carbon nanotube (CNT) and metal alloy for measuring DC current. CNT plates were prepared from dispersed CNT/Urethane solution by squeezing method. Cu/Ni alloys were prepared from composition-designed alloy wires for adjusting the temperature coefficient of resistance (TCR) by pressing them. As well, we fabricated a hybrid resistor by squeezing the CNT/Urethane solution on the metal alloy plate directly. In order to confirm the composition ratio of the Cu/Ni alloy, we used an energy-dispersed X-ray spectroscopy (EDX). Cross-section and surface morphology were analyzed by using a scanning electron microscopy (SEM). Finally, we measured the initial resistance of 2.35 Ω at 25℃ for the CNT paper resistor, 7.56 mΩ for the alloy resistor, and 7.38 mΩ for the hybrid resistor. The TCR was also measured to be -778.72 ppm/℃ at the temperature range between 25℃ to 125℃ for the CNT paper resistor, 824.06 ppm/℃ for the alloy resistor, and 17.61 ppm/℃ for the hybrid resistor. Some of the hybrid resistors showed a near-zero TCR of 1.38, -2.77, 2.66, and 5.49 ppm/℃, which might be the world best-value ever reported. Consequently, we could expect an error-free measurement of the DC current using this resistor.