• Journal of the Korean Magnetics Society
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• v.13 no.3
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• pp.109-114
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• 2003

The purpose of this study Is to investigate the effect of $V_2$O$_{5}$ addition on the microstructures and magnetic properties of 7.7${\times}$4.5${\times}$1.0 mm sized multi-layer chip inductors prepared by the screen printing method using 0∼0.5 wt％ $V_2O_{5}$-doped NiCuZn ferrite pastes. With increasing the $V_2O_{5}$ content, the exaggerated grain growth of ferrite layers was developed due to the promotion of Ag diffusion and Cu segregation into the grain boundaries oi ferrites, which affected significantly the magnetic properties of the chip inductors. After sintering at $900^{\circ}C$, the inductance at 10 MHZ of the 0.5 wt％ $V_2O_{5}$-doped chip inductor was 3.7 ${\mu}$H less than 4.2 ${\mu}$H of the 0.3 wt% $V_2O_{5}$-doped one, which was thought to be caused by the residual stress at the ferrite layers increased with the promotion of Ag diffusion and Cu segregation. The quality factor of the 0.5 wt% $V_2O_{5}$-doped chip inductor decreased with increasing the sintering temperature, which was considered to be caused by the electrical resistivity of the ferrite layer decreased with the promotion of Ag/cu segregation at the grain boundaries and the growth of the mean grain size of ferrite due to exaggerated grain growth of ferrite layers.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.11
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• pp.83-94
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• 2003

In this paper. a highly linear and low glitch CMOS current mode digital-to-analog converter (DAC) by self calibration bias circuit is proposed. The architecture of the DAC is based on a current steering 6＋4 segmented type and new switching scheme for the current cell matrix, which reduced non-linearity error and graded error. In order to achieve a high performance DAC . novel current cell with a low spurious deglitching circuit and a new inverse thermometer decoder are proposed. The prototype DAC was implemented in a 0.35${\mu}{\textrm}{m}$ n-well CMOS technology. Experimental result show that SFDR is 60 ㏈ when sampling frequency is 32MHz and DAC output frequency is 7.92MHz. The DAC dissipates 46 mW at a 3.3 Volt single power supply and occupies a chip area of 1350${\mu}{\textrm}{m}$ ${\times}$750${\mu}{\textrm}{m}$.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.5
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• pp.67-74
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• 2013

A low-power 12-bit resistor string DAC for wireless sensor applications is presented. Two-step approach reduces complexity, minimizes power consumption and area, and increases speed. This chip is fabricated in 0.18-${\mu}m$ CMOS and the die area is $0.76mm{\times}0.56mm$. The measured power consumption is 1.8mW from the supply voltage of 1.8V. Measured SFDR(Spurious-Free Dynamic Range) is 70dB when the sampling frequency is less than 1 MHz.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2001.11a
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• pp.209-212
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• 2001

DRAM과 Logic을 하나의 칩 위에 제조하기 위한 EDL (Embedded DRAM and Logic) 기술에 코발트 실리사이드가 접촉저항을 낮추기 위해 사용된다. 본 연구에서는 코발트 실리사이드 제조에 사용되는 보호막이 CMOS 소자의 전기적 특성에 미치는 영향을 조사하였다. EDL 제조공정이 완전히 진행된 소자에 적용된 실리사이드가 누설전류에 미치는 영향을 비교하였다. 또한 실리사이드 보호막이 전기적 신호의 delay에 미치는 영향을 평가하기 위해, 99개의 CMOS 인버터가 직렬연결되어 있는 평가패턴을 사용하였다. 이상의 결과로 TiN 보호막이 pMOSFET의 전류전달 능력과 그 결과로 생기는 속도지연 측면에서 Ti 보호막보다 우수함을 알 수 있었다.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 1993.10a
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• pp.126-130
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• 1993

소경드릴가공은 많은 기계가가공중에서도 가장 곤란한 가공의 하나이다.그것은 가공구멍단면 이하의 공간속에서 공구강성이나 칩처리들이 고려되어야 한다는 엄격한 제한이 소경이란 형태에서 한층 어려워지기 때문이다.소경의 구멍가공은 최근 전자제품,우주항공기 부품,소형정밀부품, 섬유산업의 광섬유관련품 등에 까지 수요가 증가함에 따라 레이져가공,전자빔가공,전해가공과 같은 전기물리적가공법이 많이 사용되고 있지만 생산성 및 가공정밀도의 관점에서 만족스러운 결과를 얻을 수 없는 실정이다, 이에반해 기계가공인 소경드릴가공은 공구강성저하로 인해 쉽게 파손된다는 점은 있지만 가공정도가 양호하고 종횡비가 높은 가공이 가능하여 실용화가 가장 좋은 분야라고 할수 있다. 이로 인해 최근에는 여기에 관한 많은 연구가 지행되고 있다. 또한 기계가공의 자동화가 진전됨에 따라서 단일공국의 대표적 공구인 바이트의 결함을 검출하는것 못지않게 드릴의 마멸이나 절손의 검출 또는 예측이 중요한 문제로 부각됨에 따라 절삭저항의 이용이 증가할 것으로 생각된다. 따라서 본 연구에서는 ADI에 포함된 Si량이 드릴가공시 ADI의 피삭성에 미치는 영향을 절삭조건을 변화시켜 고찰함과 동시에 공구수명에 대하여 고찰하였다.

• Proceedings of the KIEE Conference
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• 2003.10a
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• pp.276-278
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• 2003

본 논문에서는 축대칭 유한요소법을 이용하여 고주파에서 사용하는 스파이럴 인덕터를 분석하였다. 스파이럴 인덕터는 고주파 운용시 인덕터 도체에서 발생하는 표피 효과와 근접 효과, 실리콘 기판의 전도성으로 인한 와전류에 의한 저항 손실, 그리고 대류 전류에 의한 기생 용량으로 인덕턴스의 감소와 같은 현상이 발생한다. 이러한 다양한 전자기적 기생 효과들이 실리콘 기판에서 스파이럴 인덕터의 성능을 저하시키게 된다. 그러므로 이러한 점들이 실리콘 기판에서 스파이럴 인덕터를 설계 및 모델링 함에 있어서 동기를 부여해 준다. 그래서 우리는 복잡한 형상에도 적용이 용이한 유한요소법을 이용하여 스파이럴 인덕터를 해석 및 설계하였다.

• Journal of the Korean Society of Manufacturing Process Engineers
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• v.10 no.3
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• pp.53-59
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• 2011

In this study, a two-phase closed loop cooling system is desinged and tested for a laptop computer using a FC-72. The cooling system is characterized by a parametric study which determines the effects of existence of a boiling enhancement microstructure, initial system pressure, volume fill ratio of coolant and inclination angle of condenser on the thermal performance of the closed loop. Experimental data show the optium condition when the volume ratio of working fluid is 70%, the pump flowing is 6ml/min, and the inclination angle of condenser is $0^{\circ}$. This research shows the maximum values which can dissipate 33W of chip power with a chip temperature maintained at $95^{\circ}C$.

• Proceedings of the KAIS Fall Conference
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• 2007.05a
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• pp.192-194
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• 2007

본 논문에서는 금속체에 RFID 태그 안테나를 부착 시 태그 인식이 가능하도록 태그 안테나를 설계 및 제작하였다. 기존 도체 태그용 RFID 안테나는 크기가 큰 단점이 있으나, 본 논문에서는 미앤더 구조를 제안하여 안테나 크기의 소형화에 중점을 두었다. 2 개의 유전체를 결합하여 도체에서의 특성 감소를 최소화 하였고 급전부와 단락부의 간격조절로 사용된 칩 저항인 77-j100옴과의 conjugate 매칭을 유도 하였다. 태그의 크기는 30 ${\times}$ 40 mm로 기존의 태그안테나에 비해 소형임에도 임피던스 특성을 얻을 수 있음을 확인하였다. 대역폭은 UHF대역을 만족하는 $900MHz{\sim}921MHz$를 얻었고, 도체에 태그를 부착 후 인식거리 측정에 있어서도 기존 제품과 유사한 특성을 얻었다.

• Journal of Applied Reliability
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• v.5 no.3
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• pp.327-342
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• 2005

전자 패키지가 열을 받을 때 회로기판과 칩의 열팽창계수 차이에 의해 발생되는 응력은 솔더 조인트의 파손에 영향을 미친다. 본 연구에서는 이 영향을 정량적으로 규명하기 위하여 열충격시험기를 이용해 얻어진 솔더 조인트의 전기저항 변화와 수명과의 상관관계를 규명하였고, BGA솔더 조인트의 수명을 정량적으로 도출하였다. 또한 Sn-3.5Ag-0.5Cu 무연 솔더와 63Sn-37Pb 유연 솔더를 위의 실험에 동시에 적용시켜 건전성을 FORM(first-order reliability method)과 Weibull Function Model을 이용해 비교하였다.

• Journal of the Korean Society of Manufacturing Process Engineers
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• v.11 no.4
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• pp.7-12
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• 2012

The cutting force for peripheral end-milling considering run-out property was estimated and its result was compared with that of measured one. An experimental coefficient modelling was used for the formulation of theoretical end-milling force by considering the specific cutting force coefficient. Also, the specific cutting force, that is the multiplication of specific cutting force coefficient and uncut chip thickness, was used for the prediction of end-milling force. The end-milling force mechanics with run-out was presented for the estimation of theoretical force in peripheral end-milling by considering the geometric shape of the workpiece part. As a result, the estimated end-milling force shows a good consistency with the measured one. And it can be used for the prediction of force history in end-milling with run-out which incurs different start and exit immersion angle in entering and exiting condition.