• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1998년도 춘계공동학술대회 발표논문집 IMF시대의정보화 추진전략
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• pp.93-98
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• 1998

본 논문에서는 양자화 결합 네트워크의 시계열 패턴의 기억 특성을 뉴로-칩 상에서 검토하기 위하여, 결합 하중이 $\pm$1 및 0로프로그램 가능한 네트워크를 설계하고 집적화 하였다. 제작된 칩 사이즈는 2.2mm $\times$2.2mm이며 1.2um CMOS 설계기술을 이용하여 7개의 뉴런과 49개의 시냅스 회로를 내장한다. 측정 결과, 설계된 네트워크는 동적 패턴을 성공적으로 기억한다. 또한, 특정한 리미트사이클을 네트워크에 기억시킬 수 있는 결합 하중의 구성방법을 제안한다. 이 방법은 간단한 결합하중과 정밀도의 관점에서 하드웨어 구성에 유용하다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.54-64
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• 2002

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

• 센서학회지
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• 제10권2호
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• pp.91-100
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• 2001

CMOS 공정기술을 이용하여 물체의 윤곽검출을 위한 픽셀수 $8{\times}8$의 방사형 구조 시각칩을 설계 및 제조하였다. 일반적으로 시각칩은 광입력의 센싱, 물체의 윤곽검출과 움직임 검출 등을 수행하며 본 연구에서는 물체의 윤곽검출에 중점을 두었다. 방사형 구조의 픽셀 분포는 시각칩이 중심부분으로 갈수록 높은 해상도를 가지게 하며, 이러한 구조는 선택적인 영상데이터의 감소를 가능하게 한다. 또한 윤곽검출을 위한 시각칩에서는 처음으로 적용된 구조이다. 방사형 구조를 형성하는 원주들 사이의 픽셀의 크기차이 때문에 출력전류를 보정해 줄 수 있는 메커니즘이 필요하게 되며, 본 연구에서는 이를 위해 MOS 트랜지스터의 채널의 폭을 스케일링하는 방법을 사용하였다. 설계된 칩은 $1.5{\mu}m$ single-poly double-metal 표준 CMOS 공정기술을 이용하여 제조되었다.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.632-638
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• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.

• 한국음향학회지
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• 제25권2호
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• pp.61-71
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• 2006

MP3 부호화 칩을 하드웨어와 소프트웨어 Co-design 개념을 이용하여 설계하고 칩으로 제작하였다. 소프트웨어적인 측면에서 MP3 부호화과정에서 계산량이 가장 많은 distortion control loop를 scale factor pre-calculation을 통하여 계산량을 $67\%$까지 줄였다. 하드웨어적인 측면에서 고속연산이 가능한 32비트 부동소수점 DSP 코어와 Fn (Fast Fourier Transform) 블록의 하드웨어 구현을 통하여 계산량을 줄였다. 설계된 칩을 하드웨어 에뮬레이션을 통하여 검증한 후 0.25um CMOS 공정을 이용하여 제작하였다. 제작된 칩의 크기는 $6.2{\time}6.2mm^2$이었으며, 제작된 칩은 테스트 보드상에서 정성적 정량적인 측면에서 정상적으로 동작하는 것을 확인하였다.

• 센서학회지
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• 제12권6호
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• pp.231-240
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• 2003

고해상도의 윤곽검출 시각칩을 제작하기 위해 윤곽검출 회로의 수를 증가시킬 경우 소비전력 문제 및 회로를 탑재할 칩의 크기를 고려하지 않으면 안된다. 칩을 구성하는 단위회로의 수적 증가는 소비전력의 증가와 더불어 대면적을 요구하게 된다. 소비전력의 증가와 CMOS 생산 회사에서 제공하는 칩의 크기가 수 십 $mm^2$이라는 조건은 결국 단위회로의 수적 증가를 제한하게 된다. 따라서 본 연구에서는, 고해상도의 윤곽검출 시각칩 구현을 위한 윤곽검출 회고의 수적 증가에 따른 전력소비의 최소화 방법으로 전자스위치(electronic switch)가 내장된 윤곽검출 회로를 제안하고, 제한된 칩의 면적에 더 많은 윤곽검출 회로를 넣기 위해 시세포 역할의 광검출 회로와 윤곽검출 회로를 분리하여 구성하는 방법을 적용하였다. $128{\times}128$ 해상도를 갖는 광검출 회고가 $1{\times}128$의 윤곽검출 회고를 공유하여 동일한 칩 면적에 향상된 해상도를 갖는 칩을 설계하였다. 설계된 칩의 크기는 $4mm{\times}4mm$이고, 소비전력은 SPICE 모의실험을 통해 약 20mW가 됨을 확인하였다.

• 센서학회지
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• 제4권4호
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• pp.55-61
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• 1995

가변 입력전압을 이용하여 ISFET의 문턱전압을 검출하는 새로운 개념의 ISFET array chip을 설계하였다. 설계된 칩은 240개의 pH-ISFET와 신호처리회로를 포함하며, 증가된 신뢰성 및 정확성, 디지탈 출력 그리고 멀티센서로의 응용성 등의 특성을 가진다. 칩제조를 위해 CMOS 공정을 응용한 새로운 공정을 설계하였고 칩을 layout 하였다.

• 한국전자파학회논문지
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• 제25권4호
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• pp.483-486
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• 2014

일반적으로 플립 칩은 와이어 본딩에 비해 신호 무결성을 저해하는 기생 성분이 작지만, 60 GHz 대역에서는 설계하기에 따라서 2 dB 이상의 삽입 손실 차이가 난다. 본 논문에서는 플립 칩 구조의 여러 설계 변수들에 따라 삽입 손실이 어떻게 변하는 지를 분석함으로써 설계를 최적화하는 방법을 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.164-166
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• 2016

PRESENT/ARIA/AES의 3가지 블록 암호 알고리즘을 지원하는 암호 프로세서를 MPW(Multi-Project Wafer)칩으로 구현하였다. 설계된 블록 암호 칩은 PRmo(PRESENT with mode of operation) 코어, AR_AS(ARIA_AES) 코어, AES-16b 코어로 구성된다. PRmo는 80/128-비트 마스터키와, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128/256-비트 마스터키를 사용하는 AR_AS 코어는 서로 내부 구조가 유사한 ARIA와 AES를 통합하여 설계하였다. AES-16b는 128-비트 마스터키를 지원하고, 16-비트 datapath를 채택하여 저면적으로 구현하였다. 설계된 암호 프로세서를 FPGA검증을 통하여 정상 동작함을 확인하였고, 0.18um 표준 셀 라이브러리로 논리 합성한 결과, 100 KHz에서 52,000 GE로 구현이 되었으며, 최대 92 MHz에서 동작이 가능하다. 합성된 다중 암호 프로세서는 MPW 칩으로 제작될 예정이다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.1-8
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 설계하였다 설계된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 5 V 전원 공급상태에서 소모전력은 900 ㎽로 예측할 수 있었다.